JPH02112314A - ビデオ周波数同調回路 - Google Patents
ビデオ周波数同調回路Info
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- JPH02112314A JPH02112314A JP1148567A JP14856789A JPH02112314A JP H02112314 A JPH02112314 A JP H02112314A JP 1148567 A JP1148567 A JP 1148567A JP 14856789 A JP14856789 A JP 14856789A JP H02112314 A JPH02112314 A JP H02112314A
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- frequency divider
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- 210000000352 storage cell Anatomy 0.000 claims description 17
- 210000004027 cell Anatomy 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、それぞれの入力及び出力を介して縦続接続さ
れる、電圧制御発振器、分周器、位相比較器及び低域フ
ィルタを含む閉ループであって、該低域フィルタの出ツ
jが該電圧制御発振器の入力に接続されているものを具
備する型のビデオ周波数同調回路に関する。
れる、電圧制御発振器、分周器、位相比較器及び低域フ
ィルタを含む閉ループであって、該低域フィルタの出ツ
jが該電圧制御発振器の入力に接続されているものを具
備する型のビデオ周波数同調回路に関する。
[従来の技術]
良く知られているように、最近のテレビ受像機は、広範
囲のビデオ信号周波数の同調を行うようになされている
ビデオ映像チューナを備えている。
囲のビデオ信号周波数の同調を行うようになされている
ビデオ映像チューナを備えている。
チューナは、通常、電圧制御発振器(VCO)を備えて
おり、この電圧制御発振器は、それに印加される制御電
圧(Vctr1)の変化に応じて発振周波数を変化させ
ることができる。
おり、この電圧制御発振器は、それに印加される制御電
圧(Vctr1)の変化に応じて発振周波数を変化させ
ることができる。
使用者が所定のチャンネルに合わせると、発振器は、選
択されたビデオ信号に周波数を同調させるための制御サ
イクル即ち制御「ループ」を実行する。
択されたビデオ信号に周波数を同調させるための制御サ
イクル即ち制御「ループ」を実行する。
この時、チャンネルを自動的に捜すためには、上記制御
ループはできるだけ速く収束しなければならない。
ループはできるだけ速く収束しなければならない。
この要求を満たすため、発振器は、この発振器の出力に
接続される分周器と、この分周器の出力に接続される位
相比較器と、この位相比較器の出力及び上記発振器の入
力の間に接続される低域フィルタであって、発振器に制
御電圧V ctrLを供給するためのものとを具備する
閉じた制御ループに組み込まれる。
接続される分周器と、この分周器の出力に接続される位
相比較器と、この位相比較器の出力及び上記発振器の入
力の間に接続される低域フィルタであって、発振器に制
御電圧V ctrLを供給するためのものとを具備する
閉じた制御ループに組み込まれる。
上記分周器からの出力周波数と比較するための基準周波
数F1を供給すべく、第2の発振器からの別の信号が、
別の分周器を介して、比較器に送られる。
数F1を供給すべく、第2の発振器からの別の信号が、
別の分周器を介して、比較器に送られる。
vCOによって出力される周波数は、選択されたビデオ
信号の周波数を規定するところのプログラム可能な値N
によって分周される。その結果として周波数F2が得ら
れ、この周波数F2は、平衡状態において、関係式:F
2=NXF4によって基準信号と結び付けられる。周波
数F1と周波数F2との比較に基づき、位相比較器は、
VCOを電圧制御すべく、低域フィルタに電流信号T
c。
信号の周波数を規定するところのプログラム可能な値N
によって分周される。その結果として周波数F2が得ら
れ、この周波数F2は、平衡状態において、関係式:F
2=NXF4によって基準信号と結び付けられる。周波
数F1と周波数F2との比較に基づき、位相比較器は、
VCOを電圧制御すべく、低域フィルタに電流信号T
c。
o+pを送る。
制御電圧V ctrlの値は、3つの異なった動作状態
即ち位相が認識され得る曲線によって与えられるところ
のパターンに、時間の関数として従う。
即ち位相が認識され得る曲線によって与えられるところ
のパターンに、時間の関数として従う。
第1の状態は、周波数F2が基準周波数F1とかなり異
なるところで発生する。その結果として、制御電圧の非
常に速い変化が生ずる。
なるところで発生する。その結果として、制御電圧の非
常に速い変化が生ずる。
第2の状態は、周波数F2が周波数F1に接近している
ところで発生し、安定化させられつつある制御電圧をも
たらす。
ところで発生し、安定化させられつつある制御電圧をも
たらす。
第3の状態は、周波数F1及びF2が等しくさせられて
いる状態である。
いる状態である。
制御ループの収束時間は、最初の2つの動作状態の持続
期間の合計によって実質的に与えられる。
期間の合計によって実質的に与えられる。
[発明が解決しようとする課題]
収束時間を短縮させるという課題を解決するための第1
.の方法は、基準周波数F1を増加させるということで
ある。しかしながら、そのような方法は、普遍的には適
用され得ない。何故ならば、基準周波数は、テレビ受像
機の解像度の型によって技術的に固定されているからで
ある。
.の方法は、基準周波数F1を増加させるということで
ある。しかしながら、そのような方法は、普遍的には適
用され得ない。何故ならば、基準周波数は、テレビ受像
機の解像度の型によって技術的に固定されているからで
ある。
別の方法は、位相比較器からの出力電流に働きかける方
法である。電流1 compが小さい場合、第1の動作
状態の持続時間は長くなる一方、第2の動作状態の持続
時間は無視できる。反対に、比較器からの出力電流か大
きい場合、第1の動作状態は短い持続時間を有するが、
第2の動作状態の持続時間を延長させるところの幾つか
の発振が導入される。
法である。電流1 compが小さい場合、第1の動作
状態の持続時間は長くなる一方、第2の動作状態の持続
時間は無視できる。反対に、比較器からの出力電流か大
きい場合、第1の動作状態は短い持続時間を有するが、
第2の動作状態の持続時間を延長させるところの幾つか
の発振が導入される。
強められた電流1 compによって生成される発振は
、周波数F1及びF2の間の差異の割合によって与えら
れる頻度で周波数F1及びF2の比較結果をもたらす位
相比較器に起因する。従って、そのようにして実行され
る制御ループは、収束時間の実質的な短縮に不利に作用
するところの減衰効果の影響をを受ける。
、周波数F1及びF2の間の差異の割合によって与えら
れる頻度で周波数F1及びF2の比較結果をもたらす位
相比較器に起因する。従って、そのようにして実行され
る制御ループは、収束時間の実質的な短縮に不利に作用
するところの減衰効果の影響をを受ける。
本発明の目的は、非常に短い持続時間及びビデオ周波数
の同調に対しての効率の高い制御サイクルを与えると共
に、従来技術の欠点を克服するような設計及び性能を有
するビデオ周波数同調回路を提供することである。
の同調に対しての効率の高い制御サイクルを与えると共
に、従来技術の欠点を克服するような設計及び性能を有
するビデオ周波数同調回路を提供することである。
[課題を解決するための手段]
上記目的を達成するため、本発明によれば、それぞれの
入力及び出力を介して縦続接続される、電圧制御発振器
、分周器、位相比較器及び低域フィルタを含む閉ループ
であって、該低域フィルタの出力が該電圧制御発振器の
入力に接続されているものを具備する型のビデオ周波数
同調回路か提供され、該ビデオ周波数同調回路は、該分
周器の出力と該低域フィルタの入力との間に該位相比較
器に並列に接続される第2の比較器であって、基準周波
数と該分周器によって出力される信号周波数とを、それ
らの周波数が互いに遠く離れている際に比較するための
ものを備えることを特徴としている。
入力及び出力を介して縦続接続される、電圧制御発振器
、分周器、位相比較器及び低域フィルタを含む閉ループ
であって、該低域フィルタの出力が該電圧制御発振器の
入力に接続されているものを具備する型のビデオ周波数
同調回路か提供され、該ビデオ周波数同調回路は、該分
周器の出力と該低域フィルタの入力との間に該位相比較
器に並列に接続される第2の比較器であって、基準周波
数と該分周器によって出力される信号周波数とを、それ
らの周波数が互いに遠く離れている際に比較するための
ものを備えることを特徴としている。
[実 施 例]
以下、添付図面を参照して本発明の実施例について説明
する。
する。
図面を参照するに、本発明に係るビデオ周波数同調回路
が、全体的に参照符号1で示されている。
が、全体的に参照符号1で示されている。
同調回路1は、電圧制御発振器3、分周器4、位相比較
器5及び低域フィルタ6を含む閉ループ2を備えている
。上記デバイスは、閉ループ2を構成すべく、それぞれ
の入力及び出力を介してすべて互いに縦続接続されてお
り、電圧制御発振器3に制御電圧V ctrlを供給す
べく、低域フィルタ6の出力は電圧制御発振器3の入力
に接続されている。
器5及び低域フィルタ6を含む閉ループ2を備えている
。上記デバイスは、閉ループ2を構成すべく、それぞれ
の入力及び出力を介してすべて互いに縦続接続されてお
り、電圧制御発振器3に制御電圧V ctrlを供給す
べく、低域フィルタ6の出力は電圧制御発振器3の入力
に接続されている。
分周器4は、リセット入力R2と、プログラム可能な信
号を受信するようになされている入力9とを更に備えて
おり、そのプログラム可能な信号は、使用者によって選
択される所定のビデオ周波数に関係する、電圧制御発振
器3の出力周波数に対する分周率Nを規定する。
号を受信するようになされている入力9とを更に備えて
おり、そのプログラム可能な信号は、使用者によって選
択される所定のビデオ周波数に関係する、電圧制御発振
器3の出力周波数に対する分周率Nを規定する。
同調回路1は、その出力が第2の分周器8に接続されて
いる発振器7を含んでおり、その第20分周器8はリセ
ット入力R1を有している。
いる発振器7を含んでおり、その第20分周器8はリセ
ット入力R1を有している。
発振器7及び分周器8は、閉ループ2の分周器4からの
出力周波数F2と比較するための基帖周波数F1を生成
すべく作動する。この目的のために、第2の分周器8か
らの出力は、位相比較器5の入力に供給される。
出力周波数F2と比較するための基帖周波数F1を生成
すべく作動する。この目的のために、第2の分周器8か
らの出力は、位相比較器5の入力に供給される。
位相比較器5に並列に接続される第2の位相比較器10
か、分周器4の出力と低域フィルタ6の入力との間に設
けられている。第2の分周器8がらの出力は、第2の位
相比較器10の入力にも供給される。
か、分周器4の出力と低域フィルタ6の入力との間に設
けられている。第2の分周器8がらの出力は、第2の位
相比較器10の入力にも供給される。
第2の位相比較器10は、電圧制御発振器3、分周器4
及び低域フィルタ6との組合せで実質的に第2の閉ルー
プを形成しており、この第2の閉ループは、閉ループ2
とは独立に作動(2、それらの値が遠く離れていること
ろの、分周器4による信号出力の周波数F2と基型周波
数F 1.とを比較する。
及び低域フィルタ6との組合せで実質的に第2の閉ルー
プを形成しており、この第2の閉ループは、閉ループ2
とは独立に作動(2、それらの値が遠く離れていること
ろの、分周器4による信号出力の周波数F2と基型周波
数F 1.とを比較する。
第2図を参照して、同調間’j81の位相比較器5の好
適な実施例について説明する。その位相比較器5は、1
対のR3Iの記憶セル11及び12であって、各々が、
記憶セル181に対1.ては参照符号S1及びR11で
、そして記憶セル]2に対しては参照符号S2及び)<
12で示されている、それぞれのセット入力及びリセッ
ト入力、並びにそれぞれの出力Q1及びQ2を有するも
のを備えている。
適な実施例について説明する。その位相比較器5は、1
対のR3Iの記憶セル11及び12であって、各々が、
記憶セル181に対1.ては参照符号S1及びR11で
、そして記憶セル]2に対しては参照符号S2及び)<
12で示されている、それぞれのセット入力及びリセッ
ト入力、並びにそれぞれの出力Q1及びQ2を有するも
のを備えている。
それらの内の−りか否定されている2つの入力を自する
へNDゲートの出力が、名記憶セルのセット入力に接続
されている。記憶セル〕〕と結び付けられており、記憶
セル12の出力に接続される否定入力を有するANDゲ
ートは、参照符号13で示されている。ANDゲート1
3のrt!1カの入力1」5.基準周波数F1を受容す
べく、分周器8の出力に接続されている。
へNDゲートの出力が、名記憶セルのセット入力に接続
されている。記憶セル〕〕と結び付けられており、記憶
セル12の出力に接続される否定入力を有するANDゲ
ートは、参照符号13で示されている。ANDゲート1
3のrt!1カの入力1」5.基準周波数F1を受容す
べく、分周器8の出力に接続されている。
同様に、参照符号14は、記憶セル11の出力Q1に接
続されているANDゲートを示す。また、このANI)
)′f−ト14の他方の入力は、選択されたビデオ信号
に関係する周波数ド2を受容すべく、分周器4の出力に
接続されている。
続されているANDゲートを示す。また、このANI)
)′f−ト14の他方の入力は、選択されたビデオ信号
に関係する周波数ド2を受容すべく、分周器4の出力に
接続されている。
記憶セル11及び12のリセット人カR,11及びR1
2は、リセット信号り、 Fを受(,1り・ビくなされ
ており、このリセット信号L Fは、3対の2入力型の
ORゲート15及び1.6にも供給される。
2は、リセット信号り、 Fを受(,1り・ビくなされ
ており、このリセット信号L Fは、3対の2入力型の
ORゲート15及び1.6にも供給される。
OPゲート15の他方の入力は、基準周波数I・′1の
信号を受ri L 、、その出力は、分周器8のリセッ
ト入力R1に接続され、ている。
信号を受ri L 、、その出力は、分周器8のリセッ
ト入力R1に接続され、ている。
01クゲート16の他力の入力は、周波数F2の信号を
受?g +、、その出力は、分周器4のリセット入力1
り2に接続されている。
受?g +、、その出力は、分周器4のリセット入力1
り2に接続されている。
第3図を参照して、同1週回路1の第2の位相比較器1
0の一実施例について説明する。この位相比較器は、位
相比較器5について述べたところのものと同じ構造を有
する部分を有しており、それらについては同じ参照符号
を付し、説明を省略する3、 位相比較器]Oは、それぞれの出力Q3及びQ4を有す
る、RS ]3Rの記憶セル17及び18を更(1台;
IIえている。その−ヒ、5己↑意セル17及び18は
、参照符号S3及びR311f2びにS4及びR4で示
されているセット入力及びリセット入力をそれぞれ備え
でいる。
0の一実施例について説明する。この位相比較器は、位
相比較器5について述べたところのものと同じ構造を有
する部分を有しており、それらについては同じ参照符号
を付し、説明を省略する3、 位相比較器]Oは、それぞれの出力Q3及びQ4を有す
る、RS ]3Rの記憶セル17及び18を更(1台;
IIえている。その−ヒ、5己↑意セル17及び18は
、参照符号S3及びR311f2びにS4及びR4で示
されているセット入力及びリセット入力をそれぞれ備え
でいる。
セ・!ト入力S3は、基や周波し’]、” 1の信号を
供給され、リセット入力R,3は、分周器8からのりセ
ット信号を供給される。
供給され、リセット入力R,3は、分周器8からのりセ
ット信号を供給される。
セット入力S4は、周波vF2の信号を供給され、リセ
ット入力R4は、分周器4がらのリセット信号を供給さ
れる。
ット入力R4は、分周器4がらのリセット信号を供給さ
れる。
ΔNDゲー113の否定入力は、記憶セル17の出力Q
3に接続されてお杓、八N I)ゲート〕、4の否定入
力は、記憶セル18の出力Q・1に接続されている。記
憶セル】、7及びコ8のそれぞねの出力Q3&びQ4は
、周波数F〕及びF2の値が特に遠く離ねでいるところ
の動作状態における、それらの間の距離に関する論理情
報を供給する。
3に接続されてお杓、八N I)ゲート〕、4の否定入
力は、記憶セル18の出力Q・1に接続されている。記
憶セル】、7及びコ8のそれぞねの出力Q3&びQ4は
、周波数F〕及びF2の値が特に遠く離ねでいるところ
の動作状態における、それらの間の距離に関する論理情
報を供給する。
以下、本発明に係る同調回路】の動作(5゛一ついて、
閉ループ20制御サイクルが安定化さ(生られており且
つ比較されるべき周波数F1及びIX 2が等しくさせ
られているところの初10j状態に7!−’7>き、説
明する。
閉ループ20制御サイクルが安定化さ(生られており且
つ比較されるべき周波数F1及びIX 2が等しくさせ
られているところの初10j状態に7!−’7>き、説
明する。
使用者か新しいビデオ周波数を選p(,4ると、従って
、り)周率Nの新しい値か分周器4にイ!(蛤さt)る
と、それ七゛れのリセット信乞が、分周jjif 4及
び8並びに位相社、較器5及び10のリヤ/1入力1?
11、R2、R3,R,4、■?11及びR11,qに
同[1iiに送られて、、。
、り)周率Nの新しい値か分周器4にイ!(蛤さt)る
と、それ七゛れのリセット信乞が、分周jjif 4及
び8並びに位相社、較器5及び10のリヤ/1入力1?
11、R2、R3,R,4、■?11及びR11,qに
同[1iiに送られて、、。
こQ″lJ、うにし2て、周波数F1及びト2(。i同
(・Q川に戻され、位相比較器の出ノIQI及びQ2は
、低論理「0」になる。
(・Q川に戻され、位相比較器の出ノIQI及びQ2は
、低論理「0」になる。
説明のための例として、選択された周波数F2が基準周
波数F1より高いものと仮定する。
波数F1より高いものと仮定する。
電圧制御発振器3は、Flより低い周波数F2に対応す
る、分局率Nの以前の値に依存する電圧V ctrlで
依然として駆動される。
る、分局率Nの以前の値に依存する電圧V ctrlで
依然として駆動される。
この結果、周波数F1の信号は、周波数F2の信号に先
立ち、高論理「1」になる。次いで、記憶セル11の出
力Q1か高論理「1」になる一方、記憶セル12の出力
Q2は低論理rOJのままである。
立ち、高論理「1」になる。次いで、記憶セル11の出
力Q1か高論理「1」になる一方、記憶セル12の出力
Q2は低論理rOJのままである。
出力Q1及びQ2についてのこの状態は、周波数F1か
周波数F2より高いという状態を実質的に符号化すると
共に制御電圧V ctrlの上昇を誘起し、この上昇は
、周波数F2を増加させるように電圧制御発振器3を駆
動する。
周波数F2より高いという状態を実質的に符号化すると
共に制御電圧V ctrlの上昇を誘起し、この上昇は
、周波数F2を増加させるように電圧制御発振器3を駆
動する。
ORゲート15及び16を介する、周波数F1及びF2
に由来するリセット信号R1及びR2の故に、周波数F
2が変化する度に1、分周器4はリセットされ、そして
周波数F1及びF2は同位相になる。
に由来するリセット信号R1及びR2の故に、周波数F
2が変化する度に1、分周器4はリセットされ、そして
周波数F1及びF2は同位相になる。
反対に、基準周波数F1より高い周波数F2が選択され
ると、高論理「1」になるのは出力Q2である。このよ
うにして、互いに遠く離れた周波数での動作状態の下で
は、周波数F1及びF2の内の高い方の周波数で、たと
えそれらの周波数を分離する相対的な距離が未知であっ
ても、2つの周波数の比較が更新され、そして制御電圧
の変化は直線的である。
ると、高論理「1」になるのは出力Q2である。このよ
うにして、互いに遠く離れた周波数での動作状態の下で
は、周波数F1及びF2の内の高い方の周波数で、たと
えそれらの周波数を分離する相対的な距離が未知であっ
ても、2つの周波数の比較が更新され、そして制御電圧
の変化は直線的である。
しかしながら、位相比較器10は、周波数F1及びF2
の値の間の距離に関する情報を供給すべく使用され得る
。何故ならば、分周器8及び4のリセット信号が、周波
数F1及びF2の内の低い方の信号と同時に発生するか
らである。
の値の間の距離に関する情報を供給すべく使用され得る
。何故ならば、分周器8及び4のリセット信号が、周波
数F1及びF2の内の低い方の信号と同時に発生するか
らである。
位相比較器10の周波数Q3及びQ4は、実際、周波数
F1及びF2と周波数F1及びF2の平均周波数との比
較に関する論理情報をそれぞれ符号化する。従って、更
新周波数は、周波数F1及びF2の間の最小値で与えら
れる。
F1及びF2と周波数F1及びF2の平均周波数との比
較に関する論理情報をそれぞれ符号化する。従って、更
新周波数は、周波数F1及びF2の間の最小値で与えら
れる。
上述のようにして、本発明のビデオ周波数同調回路は、
ビデオ信号を同調させる間、周波数F1及びF2の値が
接近しているところの動作状態に関し、それらが遠く離
れている値を有するところの動作状態の知見を与える。
ビデオ信号を同調させる間、周波数F1及びF2の値が
接近しているところの動作状態に関し、それらが遠く離
れている値を有するところの動作状態の知見を与える。
更に、この同調回路は、そのような周波数の間の比較の
様式が、上記の動作状態の内の後者の間に決定されるこ
とを可能にする。
様式が、上記の動作状態の内の後者の間に決定されるこ
とを可能にする。
[発明の効果コ
以上のように、本発明によれば、減衰現象に殆ど影響さ
れず、しかも、制御サイクルの収束時間が著しく短縮さ
れたビデオ周波数同調回路が得られる。
れず、しかも、制御サイクルの収束時間が著しく短縮さ
れたビデオ周波数同調回路が得られる。
第1図は本発明の一実施例を示す回路ブロック図、
第2図は第1図に示されている回路の細部の詳細を示す
図、及び 第3図は第1図に示されている回路の別の細部の詳細を
示す図である。 1・・同調回路 2・・閉ループ 3・・電圧制御発振器 48・・分周器 5.10・・位相比較器 6・・低域フィルタ 7・・発振器 11.12,17.18・・記憶セル
図、及び 第3図は第1図に示されている回路の別の細部の詳細を
示す図である。 1・・同調回路 2・・閉ループ 3・・電圧制御発振器 48・・分周器 5.10・・位相比較器 6・・低域フィルタ 7・・発振器 11.12,17.18・・記憶セル
Claims (1)
- 【特許請求の範囲】 1、それぞれの入力及び出力を介して縦続接続される、
電圧制御発振器(3)、分周器(4)、位相比較器(5
)及び低域フィルタ(6)を含む閉ループ(2)であっ
て、該低域フィルタ(6)の出力が該電圧制御発振器(
3)の入力に接続されているものを具備する型のビデオ
周波数同調回路(1)において、 該分周器(4)の出力と該低域フィルタ(6)の入力と
の間に該位相比較器(5)に並列に接続される第2の比
較器(10)であって、基準周波数(F1)と該分周器
(4)によって出力される信号周波数(F2)とを、そ
れらの周波数(F1、F2)が互いに遠く離れている際
に比較するためのものを備えることを特徴とするビデオ
周波数同調回路。 2、前記位相比較器(5)が、1対の記憶セル(11、
12)と、それらの内の一方が否定されている2つの入
力を有するAND型の1対の論理ゲート(13、14)
とを具備し、各該論理ゲートは、該記憶セルの内の一方
のセット入力に接続される出力を有し、そして、各該記
憶セルは、該1対の記憶セル(11、12)の内の他方
の記憶セルに結び付いた論理ゲートの否定入力に接続さ
れる出力(Q1、Q2)を有しており、各該論理ゲート
の他方の入力は、比較されるべき前記周波数(F1、F
2)の内の一方に関係する信号を受信するよう構成され
ている請求項1に記載のビデオ周波数同調回路。 3、前記記憶セル(11、12)の各々は、論理ORゲ
ートを介して、前記分周器(4)及び第2の分周器(8
)の対応するリセット入力に接続される、それぞれのリ
セット入力(R11、R12)を有しており、該論理O
Rゲートは、比較されるべき前記周波数(F1、F2)
の内の一方に関係する信号を別の入力に受信するよう構
成されている請求項2に記載のビデオ周波数同調回路。 4、前記第2の比較器(10)が、記憶セル(17、1
8)を含んでおり、該記憶セルの各々は、基準周波数(
F1)及び信号周波数(F2)をそれぞれ供給されるセ
ット入力(S3、S4)と、該基準周波数(F1)を供
給すべく作用する第2の分周器(8)及び前記分周器(
4)によって対応するリセット信号をそれぞれ供給され
るリセット入力(R3、R4)とを有する請求項1に記
載のビデオ周波数同調回路。 5、それぞれの入力及び出力を介して縦続接続される、
電圧制御発振器(3)、第1の分周器(4)、位相比較
器(5)及び低域フィルタ(6)を含むループ(2)で
あって、該ループ(2)を閉じるべく、該低域フィルタ
(6)の出力が該電圧制御発振器(3)の入力に接続さ
れているものと、該位相比較器(5)の入力に供給され
る基準周波数(F1)を生成するための第2の分周器(
8)にその出力が接続される第2の発振器(7)とを具
備する型のビデオ周波数同調回路(1)において、 該第1の分周器(4)の出力と該低域フィルタ(6)の
入力との間に該位相比較器(5)に並列に接続される第
2の比較器(10)であって、各々が論理ゲート(13
、14)を介して該分周器(4、8)からの対応する出
力を受容すべくなされているそれぞれのセット入力(S
1、S2)を有する、少なくとも1対のRS型の記憶セ
ル(11、12)を含み、各該記憶セルは、それぞれの
論理ORゲート(15、16)を介して各該分周器(8
、4)の対応するリセット入力(R1、R2)に接続さ
れるリセット入力(R11、R12)を有し、各該論理
ORゲートは、該分周器(8、4)の内の一方の出力に
接続される入力を有するものを備えることを特徴とする
ビデオ周波数同調回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT20947/88A IT1218072B (it) | 1988-06-13 | 1988-06-13 | Circuito per la sintonizzazione ad alta efficienza di frequenze video |
IT20947-A/88 | 1988-06-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02112314A true JPH02112314A (ja) | 1990-04-25 |
Family
ID=11174472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1148567A Pending JPH02112314A (ja) | 1988-06-13 | 1989-06-13 | ビデオ周波数同調回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4970473A (ja) |
EP (1) | EP0346623A3 (ja) |
JP (1) | JPH02112314A (ja) |
IT (1) | IT1218072B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AR241983A1 (es) * | 1989-03-23 | 1993-01-29 | Siemens Ag | Disposicion de circuito para transformar una secuencia discontinua de pulsos de reloj de entrada en una secuencia continua de pulsos de reloj de salida con la misma cantidad de pulsos. |
JPH07302938A (ja) * | 1994-04-28 | 1995-11-14 | Sony Corp | 圧電セラミックトランス及びその製造方法 |
US5798667A (en) * | 1994-05-16 | 1998-08-25 | At&T Global Information Solutions Company | Method and apparatus for regulation of power dissipation |
US5631933A (en) * | 1996-02-21 | 1997-05-20 | Hewlett-Packard Company | Phase-locked digital synthesizers |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1121323A (en) * | 1964-09-04 | 1968-07-24 | Plessey Uk Ltd | Improvements in electrical oscillation generators |
FR1452109A (fr) * | 1965-06-30 | 1966-02-25 | Materiel Telephonique | Oscillateur variable stabilisé |
US3458823A (en) * | 1967-03-20 | 1969-07-29 | Weston Instruments Inc | Frequency coincidence detector |
US3703686A (en) * | 1971-09-17 | 1972-11-21 | Hekimian Laboratories Inc | Phase lock loop and frequency discriminator employed therein |
US4069462A (en) * | 1976-12-13 | 1978-01-17 | Data General Corporation | Phase-locked loops |
JPS5394755A (en) * | 1977-01-31 | 1978-08-19 | Toshiba Corp | Frequency feedback type circuit |
US4280104A (en) * | 1979-08-10 | 1981-07-21 | Matsushita Electric Corporation Of America | Phase locked loop system with improved acquisition |
JPS57164620A (en) * | 1981-04-02 | 1982-10-09 | Sony Corp | Phase comparator |
-
1988
- 1988-06-13 IT IT20947/88A patent/IT1218072B/it active
-
1989
- 1989-05-16 EP EP89108741A patent/EP0346623A3/en not_active Withdrawn
- 1989-05-31 US US07/359,353 patent/US4970473A/en not_active Expired - Lifetime
- 1989-06-13 JP JP1148567A patent/JPH02112314A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0346623A2 (en) | 1989-12-20 |
EP0346623A3 (en) | 1990-03-21 |
IT1218072B (it) | 1990-04-12 |
IT8820947A0 (it) | 1988-06-13 |
US4970473A (en) | 1990-11-13 |
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