JPH02110632A - マイクロプロセッサーの割り込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、−殻内に、システム制御などに使用されてい
るマイクロプロセッサ−・ユニット（以下ＭＰＵと略す
）の割り込み制御装置に関するものである。

従来の技術 今日ではシステムの制御にはＭＰＵを用いることが、−
殻内になっている。例えばデジタルオーディオテープレ
コーダー　ビデオテープレコーダー　コンパクトディス
クプレーヤなどでは、操作キーのオン、オフの検出、メ
カニズムの制御、信号処理などにＭＰＵが用いられてい
る場合が多い。

システムの制御を行うには、ＭＰＵは周辺素子、回路と
データのやり取りをしなければならないが、そのデータ
通信の形態には２通りある。一つはシリアルデータ通信
で、１本の信号線に時系列的に１ビツトづつデータをの
せて通信を行うものである。もう一つはパラレルデータ
通信で、データのビット数だけ信号線を使い一度にデー
タの通信を行うものである。

これらのデータ通信をするにはそれなりの入出力端子が
必要であるが、ＭＰＵにはその端子を内蔵したものがあ
り、それを通称ワンチップマイコンという。以下ＭＰＵ
といえばこのワンチップマイコン以外の、マイクロプロ
セッサ−のことをさすものとする。

ではＭＰＵがいかにして上記のようなデータ通信を行う
かを第３図を参照しながら説明する。ＭＰＵ１はデータ
バス６とアドレスバス７をもっており、これらはシリア
ルデータ入出力素子２（以下ＳＩＯと略す）、パラレル
データ入出力素子３（以下ＰＩＯと略す）、その他必要
な周辺素子、回路に接続されている。そしてこれらの周
辺素子、回路にはそれぞれアドレスが割り当てられてい
るものとする。

５ＩＯ２からデータを出力するにはまず５ＩＯ２に割り
当てられたアドレスコードをアドレスバス７に出力する
と、５ＩＯ２がアクティブになり、続いてデータバス６
に５ＩＯ２から出力したいデータを出力すると５ＩＯ２
の送信バッファにそのデータが書き込まれ、５ＩＯ２に
予め設定しておいた通信フォーマットに従い、５Ｉ０２
のシリアルデータ出力線２ａからシリアルデータが出力
される。逆にシリアルデータを受信する場合は、５ＴＯ
２のシリアルデータ入力線２ｂをデータ発信源のシリア
ルデータ出力線と接続しておき、ＳＩＯ２が１バイトの
データを受信するとそのデータは５ＩＯ２の受信バッフ
ァに移され、Ｓ■０２データ読み込み要求信号を出力す
る。そのときＭＰＵ１はその信号により５ＩＯ２のアド
レスコードをアドレスバス７に出力すると、５ＩＯ２は
アクティブになりデータバス６に受信バッファのデータ
を出力する。ＭＰＵ　１はデータバス６を読むことによ
り５ＩＯ２の受信データを得ることができる。以上がＳ
ＩＯを用いたシリアルデータ通信の一般的な方法である
が、パラレルデータ通信の場合もほぼ同様の手順となる
。

さて以上のようにしてＳＩＯ，ＰＩＯなどを用いて周辺
素子、回路と通信を行いながら、ＭＰＵはシステムの制
御をするわけであるが、ＭＰＵと周辺素子、回路の同期
がとれていない場合は割り込みにより通信を行なうのが
普通である。割り込みとは、ＭＰＵがある処理を実行中
に割り込み要求信号の発生により実行中の処理を一時中
断し、割り込み処理に入り、割り込み処理終了後回びも
との処理を続けて行なうというＭＰＵの処理方法の一つ
である。例えば前述の５ＩＯ２の受信バッファ読み込み
要求信号２ｃを割り込み要求信号として用いると、ＳＩ
Ｏ２がシリアルデータを受信し終わって５ＩＯ２の受信
バッフＴにデータが移されるとただちに受信バッファ読
み込み要求信号がＭＰＵＩの割り込み要求信号入力端子
１ａに出力され、ＭＰＵＩは５ＩＯ２の割り込み処理に
入り５ＩＯ２の受信バッファを読むなどの処理に迅速に
入ることができる。通常ＭＰＵは複数の割り込み要求信
号入力端子を備えているが、それらには優先順位がある
。以下複数の割り込み要求が同時に発生した場合と優先
順位の関係について述べる。まずある割り込み処理には
いるとＭＰＵは自分と同等以下の割り込み要求は受は付
けないようにＭＰＵ内部の割り込み制御部を操作するが
、これはある割り込み処理に入ったときにその割り込み
処理からさらに同じ割り込み処理に入るのを防ぐために
行なうものであり必ず行なう必要がある。

このように割り込み制御部を操作して割り込み受付の操
作を行なうことを、マスクするという。この操作はＭＰ
Ｕが自動的に行なう場合が多いが、ユーザーが任意に操
作することもできる。さていま５ＩＯ２の割り込み処理
実行中であるとし、５Ｉ０２よりも優先順位の高い割り
込み要求が発生したとする。ＭＰＵ１は５ＩＯ２の割り
込み処理を一時中断しより優先順位の高い割り込み処理
に入り、ＳＩＯ２の割り込み処理はそれが終わるまで待
たされる。逆に５ＩＯ２よりも優先順位の高い割り込み
処理中に５ＩＯ２の割り込み要求が発生した場合、その
割り込み処理が終わるまで５ＩＯ２の割り込み要求は受
理されず待たされることになる。

発明が解決しようとする課題 ＭＰＵＩが５ＩＯ２の受信バッファを読まないで他の処
理を行なっている間に５Ｉ０２が新たにデータを受信し
た場合、そのデータにより５ＩＯ２の受信バッファが書
き換えられてしまい、データの読み落しが発生すること
になる。またＳＩＯに限らず割り込み処理を待たされる
と好ましくない結果が生じる可能性がある。

本発明はこのような従来の問題点を解決するものであり
、割り込み要求が同時に多発した場合でも、短い待ち時
間で順次割り込み処理に入ることを可能とする割り込み
制御回路を提供するものである。

課題を解決するための手段 本発明の割り込み制御装置は、ＭＰＵが常に割り込み要
求の有無を判断することを可能とする手段と、ＭＰＵへ
の割り込み要求信号を一時保持する手段と、前述の保持
動作を解除する手段とを備えたものである。

作用 本発明の割り込み制御装置は、ある割り込み要求が発生
しその割り込み処理に入った場合、まずＭＰＵに入力さ
れる割り込み要求信号を一時保持し、次にその割り込み
要求を解除する操作を行い、その割り込み要求が解除さ
れたことを確認した後、割り込み要求信号の保持動作を
解除し、さらにすべての割り込み要求を受は付けるよう
ＭＰＵ内部の割り込み制御部を操作している。そして、
割り込み要求が複数同時に発生した場合、優先順位の高
い割り込み処理が完全に終了するまで待つことなく、優
先順位に従って順次割り込みの導入処理を行うことによ
り、その途中で優先順位の低い割り込み要求を受理する
ようにしている。

実施例 以下、本発明の割り込み制御装置を用いた通信回路を一
実施例として第１図を参照しながら説明する。

ＭＰＵＩＩは内部に割り込み制御回路を有しており、割
り込み要求信号の変化、いわゆるエツジではなく、割り
込み要求信号の状態、いわゆるレベルによって割り込み
要求を認識するものとする。

タイマー１６は定期的に割り込み要求を発生し、５ＩＯ
１４と５ＩＯ１５は受信バッファを有し、連続した数バ
イトのシリアルデータを受信するものとする。割り込み
優先順位はタイマー１６．５Ｉ０１４．５ＩＯ１５の順
になっているとする。

またＭＰＩＩはある割り込み処理に入ったとき、優先順
位が同等以下の割り込み要求は受は付けないような処理
を内部で自動的に行うものとする。

又第１図において信号保持回路１２には５ＩＯ１４，１
５、タイマー１６からの割り込み要求線１４　ａ、　　
１５　ａ、　　１８　ａを介して割り込み要求信号が与
えられる。信号保持回路工２は外部からの解除信号が与
えられるまで割り込み信号を保持してＭＰＵＩＩに伝え
るものである。又ＭＰＵ１１のパスラインにはＰＩＯ１
３が接続される。ＰＩＯ１３にもこれらの割り込み要求
線１４ａ〜ＩＥ３ａが接続されており、割り込み要求信
号を一時保持してＭＰＵＩＩから割り込み要求信号の有
無を判別できるようにしており、ＰＩＯ１３を介して信
号保持回路１２に割り込み要求解除信号を与えるように
構成されている。

次に本実施例の動作について第２図のフローチャートを
参照しつつ説明する。いまタイマー１６．５ＩＯ１４，
５ＩＯ１５から同時に割り込み要求が発生したとする。

全ての割り込み要求信号は各々割り込み要求信号線ＩＥ
３ａ、１４ａ及び１５ａを介して信号保持回路１２とＰ
ＩＯ１３に入力される。信号保持回路１２は割り込み要
求信号をＭＰＵ１１に出力すると同時にそれを保持し、
保持動作解除信号線１３ａより保持動作解除信号が出力
されるまでは新たに割り込み要求信号が入力されてもＭ
ＰＵＩＩへの出力は変化しないものとする。ＭＰＵ１１
はまず優先順位の高いタイマー１６の割り込み処理には
いる。そしてステップ２゜においてタイマー１６の割り
込み要求を解除する命令を実行し、ステップ２１でＰＩ
Ｏ１３への割り込み要求信号によりタイマー１６の割り
込み要求が解除されたことを確認する。割り込み要求が
解除されればステップ２２に進んで信号保持回路１２へ
ＰＩＯ１３より保持動作解除信号を出力し、ステップ２
３でＭＰＵＩＩ内部の割り込み制御部を操作し、全ての
割り込み要求を受は付けるようにする。そうすれば５Ｉ
Ｏ１４及び１５がらの割り込み信号がそのまま信号保持
回路１２によって再び保持される。従って本来ならば引
き続き残りの割り込み処理２４に入るところを、５ＩＯ
１４の割り込み要求が発生しているのでＭＰＵ１１は次
に５ＩＯ１４の割り込み処理に入る。５ＩＯＩ４の割り
込み処理の導入部はタイマー１６の場合と同様であり、
まずステップ２ｏにおいて、割り込み要求信号を解除す
る命令を実行する。ここでは５ＩＯ１４の受信データバ
ッファを読み込むことがそれに相当する。こうすれば以
後５ＩＯ１４に再び割り込み要求があってもその受信バ
ッファに受信データを保持しておくことができる。次に
ステップ２１において割り込み要求信号が解除されたこ
とを確認した後、ステップ２２．２３において信号保持
回路１２に保持動作解除信号を出力し、ＭＰＵＩＩ内部
の割り込み制御部の操作を行なう。そうすればＭＰＵ１
１は５ＩＯ１５の割り込み要求が発生しているため、５
ＩＯ１４の残りの割り込み処理に移らす５ＩＯ１５の割
り込み処理にはいる。そして割り込み処理の導入部のス
テップ２０〜２３において５ＩＯ１４からの割り込みと
同様の処理を行う。このときは新たに割り込み要求が発
生しなければ、５ＩＯ１５の割り込み処理は最後まで実
行され、その後５ＩＯ１４の残りの割り込み処理を実行
し、さらにタイマー１６の残りの割り込み処理を実行し
て全ての割り込み処理を終える。

仮に、残りの割り込み処理を実行中に新たに割り込み要
求が発生しても、それは全ての割り込み処理が終了する
のを待つまでもなく、直ちに受理することができる。な
ぜならば割り込み処理の導入部の処理さえ終えていれば
、ＭＰＵ１１は全ての割り込みを受は付けられる状態に
あるからである。従来の技術ならば全ての割り込み処理
が終了するまで新に発生した割り込み要求は受理されな
いが、本実施例では割り込み処理の導入部の処理さえ終
えれば新たに発生した割り込み要求でも順次受は付ける
ことができ、結果としてＳ　Ｉ　Ｏ１４゜５ＩＯ１５の
受信データ読み落しの確率を著しく低くすることができ
る。またデータの転送速度を上げることも可能となる。

発明の効果 以上のように本発明の割り込み制御装置は、ＭＰＵが常
に割り込み要求信号の何無を判断することを可能とする
手段と、ＭＰＵへの割り込み要求信号を一時保持する信
号保持手段と、前述の保持動作を解除する手段とを備え
ることにより同時に割り込み要求が多発した場合でも、
短い待ち時間で順次割り込み要求を受理することができ
、ＳＩＯを用いた通信回路などでは通信速度を上げるこ
とができ、またデータの読み落しが著しく減るなど実用
上きわめて有利なものである。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサ−の割り込み制御
装置の一実施例における通信回路のブロック図、第２図
は同通信回路の割り込み処理導入部で実行されるプログ
ラムのフローチャート、第３図は従来例のブロック図で
ある。 １、１１・・・マイクロプロセッサ、ｌａ、１１ａ・・
・マイクロプロセッサの割り込み入力端子、２．１４．
　１５・・・シリアルデータ入出力素子（以下ＳＩＯと
称す）、　　３．１３・・・パラレルデータ入出力素子
、　　２ａ、１４ａ＋　　１５ａ−３ＩＯの割り込み要
求信号線、　　２ｂ、１４ｂ、１５ｂ・・・ＳＩＯのデ
ータ送信線、　　２ｃ、　　１４ｃ、　　１５ｃ・・・
ＳＩＯのデータ受信線、　　６．１７・・・データバス
、　　７．１８・・・アドレスバス、　　１２・・・信
号保持回路、　　１３ａ・・・保持動作解除信号線、　
　１６・・・タイマー　　１６ａ・・・タイマーの割り
込み要求信号線。 代理人の氏名　弁理士　栗野　重孝　はか１名第 図

Claims (1)

【特許請求の範囲】
1. ＭＰＵが常に割り込み要求信号の有無を判断することを
   可能とする手段と、ＭＰＵへの割り込み要求信号を一時
   保持する手段と、前述の保持動作を解除する手段とを備
   えることを特徴とするマイクロプロセッサーの割り込み
   制御装置。