JPH0211058B2

JPH0211058B2 -

Info

Publication number: JPH0211058B2
Application number: JP59258745A
Authority: JP
Inventors: Sadayoshi Takeuchi; Takeshi Matoba
Original assignee: Kokusai Electric Corp
Current assignee: Kokusai Electric Corp
Priority date: 1984-12-07
Filing date: 1984-12-07
Publication date: 1990-03-12
Also published as: JPS61136331A

Description

【発明の詳細な説明】（発明の属する技術分野）本発明は複数の低速回線信号を時分割多重方式
によつて高速用一回線にて送信し、また高速回線
で受信した時分割多重信号を分離して複数の低速
回線へ送出する時分割多重集配信装置の改良に関
し、１つのマイクロプロセツサで高速回線と複数
の低速回線の送、受信制御を効率よく行うことが
特徴である。

（従来の技術）高速回線と複数の低速回線の制御は１つのマイ
クロプロセツサ（以下MPUと略記）で行うこと
ができるが、高、低速回線信号の処理はキヤラク
タ毎に行うのが通例である。従来は高速回線の１
キヤラクタタイムにより短く、低速１回線と高速
回線の合計処理時間より長い時間を基本時間とす
るタイムスロツトを各回線に割当て、タイムスロ
ツト内で送受信信号の処理を行つている。なおキ
ヤラクタタイム＝８ビツト×１／伝送速度（ボ
ー）とする。

低速回線信号はMPUがキヤラクタ毎に処理し、
高速回線信号はフレーム単位で処理するDMA
（ダイレクトメモリアクセス）転送を用い、MPU
負荷を軽くする方法がよく用いられている。

近年低速回線と高速回線は共に高速化の傾向に
あるが、MPUはそれほど高速化が進んでいない。
それに加えてMPUの機能と周辺回路の動作が複
雑で、MPUの処理時間を計算で求めることは非
常に難しくなつて来た。

次に従来の技術をさらに具体的に詳細説明する
が、時分割多重集配信装置が、複数の低速回線か
らの入力信号を時分割多重化してフレーム信号を
生成し高速回線へ送出する場合と、高速回線から
時分割多重化したフレーム信号を受信し複数（例
として３）の低速回線へ出力する場合について説
明する。

第１図は従来の時分割多重集配信装置の回線例
図で、Ｌ０は高速回線、V₀は高速回線の伝送速
度、Ｌ１，Ｌ２，Ｌ３は低速回線で、V₁，V₂，
V₃はそのそれぞれの伝送速度を示す。ここでV₁
＝V₂＝V₃＝V₀／４の関係がある。

第２図は第１図に示した従来の時分割多重集配
信装置における時分割多重処理部の構成例図であ
る。図中１はカウンタで一定時間長の繰返し信号
７を出する。２は時分割多重処理を行うMPU、
３は高速回線送受信部、４は低速回線送受信部、
ただし２回線分は省略している。５はフレームバ
ツフア、６はDMA制御部、７〜２７は信号であ
る。

８はMPU２よりの制御信号、９はMPU２より
の制御信号、１０はDMA制御部６からMPU２
へのDMA許可要求信号、１１は２より６への
DMA許可信号、１２はDMA制御信号６を制御
する信号、１３は高速回線送受信部３とDMA制
御部６の間で授受する信号、１４はDMA要求信
号（３→６）、１５はフレーム信号で３から高速
回線へ送出する。１６は３へ入力するフレーム、
１７は低速回線送受信部４が低速回線へ送出する
低速信号、１８は４へ入力される低速信号、１９
はMPU２よりの４の制御信号、２０はMPU２に
入力する４の状態を表わす信号、２１はMPU２
と低速回線送受信部４間の授受信号、２２は
MPU２がフレームバツフア５へ出し入れするフ
レーム信号、２３はDMA制御部６がフレームバ
ツフア５に出し入れするフレーム信号、２４は６
がMPU２へ通知するフレーム送信終了信号、２
５は６よりMPU２へ通知するフレーム受信終了
信号、２６はMPU２がフレームバツフア５をア
クセスするときのアドレス信号、２７はDMA制
御部６が５をアクセスするときのアドレス信号で
ある。

第３図は従来の低速回線処理およびその他の処
理の割当て時間の一例を示す図で、T₁は各低速
回線に割当てた一定時間、T₃は高速回線の１キ
ヤラクタタイムにより短い一定時間、T₂は高速
回線フレーム送受信終了処理およびその他の処理
に割当てた時間である。

第４図は高速回線のフレームのフオーマツトの
一例図で、T₄は１キヤラクタタイム、SYNはフ
レームの同期信号、Ｄ１，Ｄ２，Ｄ３はそれぞれ
低速回線Ｌ１，Ｌ２，Ｌ３のデータ信号であり、
SYNパターンは01101000のようで左から順に送
出する。なお時間の決め方は次のようである。

T₄：高速回線の１キヤラクタタイム T₃：T₄−α（αはMPUが割込み禁止状態で動く
最大時間） T₁：低速回線１回線の送受信処理に要する時間 T₂：T₃−T₁，T₂は高速回線フレームの送受信終
了および開始処理に要する時間以上でなければ
ならない。一般にT₂＞T₁ 次に第２図の動作を説明する。各回線からの入
力信号を取りこぼさないために、また各回線へ信
号を連続して送出するには、各回線の１キヤラク
タタイム以内に送受信処理をする必要があるの
で、最も伝送速度の速い高速回線の１キヤラクタ
タイムT₄より短いT₃を基本時間とし、各T₃に低
速回線処理を割当てる。第２図においてMPU２
が低速回線送受信部４へ１９を通じて送受信動作
開始を指示し、またカウンタ１が信号を周期T₃
で繰返し出すように８を通じて制御信号を送る
と、カウンタ１は以後７を通じてMPUに繰返し
T₃周期信号を送出する。MPU２はこの信号を受
けるとT₁時間以内に低速回線の送受信処理を行
う。このとき低速信号１８が１キヤラクタ分低速
回線送受信部４に入力されていると、MPU２は
状態信号２０によつて受信を検知し２１を通じて
４より受信信号を取込み、２６でアドレス指定し
て２２を通じてフレームバツフア５へ格納する。
またフレームバツフア５に処理中の低速回線向け
信号があり、４が送信信号を受取れる状態にある
ことを状態信号２０によつてMPU２が検知する
と、MPUはフレームバツフアから２２を通じて
上記信号を取出し、２１によつて４へ送信信号を
送り１７に低速信号を送出させる。MPU２は以
上の低速回線に対する処理をT₃時間間隔で繰返
す。低速回線の処理中（T₁の間）はMPU２は外
部からの割込要求を受けない。従つてT₁中に高
速回線からフレーム送受信終了の割込要求があつ
てもこの処理は最大T₁時間待たされる。

次に高速回線処理を説明する。MPU２は以外
の時間に高速回線の処理を行う。すなわちMPU
２はフレーム送受信の開始、終了の処理を行い、
フレームの各キヤラクタはDMA制御部６が送受
信制御を行う。

MPU２は１２を介してフレームバツフアアド
レス、フレーム長をDMA制御部６へ渡し、また
９を介して高速回線送受信部３へ送受信開始を指
示する。この状態で３へフレーム信号１６が入力
すると、３は入力が１キヤラクタ揃うたびに受信
DMA要求をDMA制御部６へ１４を介して出す。
これを受けた６はDMA許可要求信号を１０を介
してMPU２に出すと、MPU２からDMA許可信
号１１が出て６はフレームバツフア５へのアクセ
スを停止する。DMA制御部６はDMA許可信号
１１を受けると、高速回線送受信部３けれフレー
ム信号を１３を介して受取り、フレームバツフア
向けの２７へアドレス信号を、２３へフレーム信
号をそれぞれ送出する。また３は受信DMA要求
を１４へ出すことを停止する。このフレーム信号
はフレームバツフア５のアドレス信号２７で示さ
れるアドレスに格納される。この格納後DMA制
御部６は内部のアドレスとカウンタを更新し、
DMA許可要求１０を停止する。１０がなくなれ
ばMPU２はDMA許可１１を出すことを止め、
必要に応じてフレームバツフア５をアクセスす
る。以上のフレーム受信処理をフレームの最後の
キヤラクタまで行うと、DMA制御部６はフレー
ム受信終了信号２５を出す。この２５を受けた
MPU２は６から１２を通じて受信フレーム格納
アドレスとカウントを受取り、続いて別のフレー
ムバツフアアドレス、フレーム長を同じく１２を
通じて６へ渡し、再度フレーム受信を可能にす
る。以上の動作をくり返す。

送信の場合も同様であつて、高速回線送受信部
３はフレームの１キヤラクタを１５へ出し始める
と、次の送信キヤラクタをもらうため送信DMA
要求を１４によつてDMA制御部６へ出すと、
MMA許可要求が１０によつてMPU２に送られ
る。これを認めたMPU２はDMA許可を１１に
よつて返送し、フレームバツフア５へのアクセス
をやめる。DMA制御部６はDMA許可１１を受
けると、アドレス２７を出力し５からキヤラクタ
２３を取り込み、１３によつて送受信部３へ送る
と共にDMA許可要求１０を停止する。アドレス
２７の出力もやめる。MPU２はDMA許可１１
の出力をやめ、必要に応じてフレームバツフア５
をアクセスする。３はキヤラクタを受取ると送信
DMA要求１４の出力をやめる。以上のフレーム
送信処理をフレームの最後のキヤラクタまで行う
と、DMA制御部６はフレーム送信終了信号２４
をMPU２へ送ると、MPU２はこのとき次送信フ
レームの格納アドレス、フレーム長を１２によつ
て６へ渡し、次フレーム送信信号のDMAを可能
にする。これを受けてDMA制御部６はフレーム
送信終了信号２４の出力をやめる。これを繰返
す。

しかしこのような従来の方法では高、低速回線
の高速化の要求は次の理由から実現が困難であ
る。これを第３図によつて説明すると、低速回線
１回線当りの処理時間T₁と高速回線のフレーム
毎の処理時間T₂はほとんど変らないが、T₃は高
速回線の伝送速度に逆比例して短くなるのでT₁
とT₂の和がT₃より長くなり、高速回線および低
速回線の送受信処理が各回線の１キヤラクタタイ
ム以内にできなくなるからである。（数値例によ
つて後に説明する。）（発明の具体的な目的）本発明は上記の時分割多重集配信装置におい
て、高速回線と低速回線の高速化の要求を満すこ
とができない従来の装置の欠点を解消するために
行つたものである。

（発明の構成と作用）従来は高速回線の１キヤラクタタイムより少し
短い時間T₃を基本時間にしていたが、本発明で
は低速回線の１キヤラクタタイムにより少し短い
時間（T₉とする）を基本時間とし、この基本時
間内に複数の低速回線処理を割当てること、およ
び従来高速回線のフレーム送受信処理を高速回線
の１キヤラクタタイム毎に行つていたのを１フレ
ームタイム以内で行うことによつて高速化する。
このようにすれば基本時間T₉を低速回線の１キ
ヤラクタタイムより少し短い時間に設定すること
になるから、各低速回線処理の繰返し時間が一定
であることが必要であるが、従来の技術で述べた
ようにMPUの処理時間を任意にすることは困難
であるから、MPUの命令と一定時間後にMPUを
起動する回路とを用いて各低速回線の処理サイク
ルを一定にする方法を用いた。

第５図は本発明の時分割多重集配信装置の回線
例図で、Ｌ０は高速回線、Ｌ１〜Ｌ６は低速回
線、V₀，V₁〜V₆はそれぞれＬ０，Ｌ１〜Ｌ６の
伝送速度で、V₁＝V₂＝V₃＝V₄＝V₅＝V₆，V₀＞
（V₁からV₆までの和）である。

第６図は時分割多重集配信装置における本発明
の時分割多重処理部の構成例図である。図中の５
０はFF（フリツプフロツプ）でセツト、リセツト
の２つの状態をとり、MPU５５からセツト状態
にされ、ワンシヨツトパルス発生器（以下ワンシ
ヨツトと略記）５１の出力でリセツトされワンシ
ヨツト５１にトリガを与える。この５１はFF５
０からトリガを与えられる度に一定時間長のパル
スを出力する。５２はオアゲート、５３はワンシ
ヨツトで第１カウンタ５４からトリガが与えられ
る度に一定長のパルスを出力する。カウンタ５４
は一定周期の繰返し信号を出力する。５５は時分
割多重処理を行うMPU、なお５０〜５４はMPU
の処理に必要なタイミング回路を形成するものと
言える。５６は高速回線送受信部（以下高速送受
信部と略記）、５７はフレームバツフアで、各低
速回線から入力され高速回線へ送出するフレーム
や高速回線から入力され各低速回線へ送出される
フレームを格納する。そして送信、受信共２面ず
つあり２面のアドレスは連続している。つまり１
番目のバツフアの最終アドレスの次のアドレスは
２番目のバツフアの先頭アドレスとなる。５８は
DMA制御部で、フレームバツフア５７からフレ
ーム信号を取出して高速送受信部５６へ出力した
り、５６からフレーム信号を受取つてフレームバ
ツフア５７へ出力する。５９は低速回線送受信部
で以下低速送受信部と略記する。６０は第２カウ
ンタで、高速送受信部５６が出力するキヤラクタ
毎の送信DMA要求および受信DMA要求の数を
カウントし、１フレームの終了を検知してMPU
５５へ通知する。６１〜９０は信号であつて、６
１はMPU５５からのFF５０のセツト信号、６２
はMPU５５がワンシヨツト５１に出力させるセ
ツト信号、６３はFF５０からトリガされたワン
シヨツト５１の出力信号、６４はFF５０よりワ
ンシヨツト５１へのトリガ信号、６５は一定周期
繰返し信号でカウンタ５４の出力、６６はワンシ
ヨツト５３の出力信号、６７はMPU５５がワン
シヨツト５３を出力させるセツト信号、６８は
MPU５５がカウンタ５４に繰返し周期の値を設
定する信号、６９はMPU５５が高速送受信部５
６へ送、受信動作の開始、停止等を制御する信
号、７０はDMA許可要求信号で、DMA制御部
５８が送、受信フレーム信号をDMA転送するに
先立つてMPU５５に出力する。７１はDMA許
可信号で、要求７０を受けたMPU５５がDMA
制御部５８へ出力する。７２はフレームバツフア
アドレス、フレーム長などの信号でMPUから５
８へ出力する。７３は送受信フレーム信号で、
DMA制御部５８と高速送受信部５６間で授受さ
れる。７４はDMA要求信号で５６が５８および
第２カウンタ６０へ出力する。７５はフレーム信
号で高速送受信部５６から高速回線に出力する。
７６は５６へ入力されるフレーム信号、７７はフ
レーム信号でMPUがフレームバツフア５７に出
し入れする。７８はアドレス信号でMPUがフレ
ームバツフア５７をアクセスするときに用いる。
７９はフレーム信号でDMA制御部５８がフレー
ムバツフアへ出し入れする。８０はアドレス信号
で５８がフレームバツフア５７をアクセスすると
き用いる。８１は低速送受信部５９が低速回線へ
出力する低速信号、８２は５９へ入力される低速
信号、８３はMPUが低速送受信部５９を制御す
る信号、８４は５９が５９の状態をMPUに出力
する信号、８５はMPUと５９の間の授受信号、
８６はフレーム送信終了信号で、カウンタ６０が
送信DMA要求７４を１フレームのキヤラクタ分
カウントしたときにMPU５５へ出力する。８７
はMPUがカウンタ６０へフレーム送信終了信号
８６を認めたことを通低する信号、８８はフレー
ム受信終了信号でカウンタ６０が受信DMA要求
７４を１フレームのキヤラクタ分カウントしたと
きにMPUへ出力する。８９はMPUがカウンタ６
０へフレーム受信終了信号８８を認めたことを通
知する信号、９０は６３と６６のオア入力による
出力信号である。

次にMPU５５とDMA制御部５８についてさ
らに説明を加える。

(1) MPU５５は複数のはん用レジスタを持ち、
外部から割込み要求を受けるとそれまでの処理
を中断して割込みの処理を優先的に行う機能を
を有し、また外部割込み要求の受付を保留する
機能を有する。さらに外部から入力される信号
の状態を調べ、その信号が特性の状態になるま
で次のステツプへ進まない働きをする命令を持
ち、複数の外部割込み要求を受ける。この場合
外部割込みに優先度を持たせ、同時に複数の外
部割込み要求が発生した場合は、その中で一番
優先度の高い外部割込み要求を受付け他の割込
み要求は保留される。

(2) DMA制御部５８では送信と受信の各制御部
は、独立していて各制御部はアドレスカウンタ
とフレーム長カウンタの２組ずつを持つてい
る。そのうち１組はMPUから与えられた各カ
ウント値を記憶しておくベースカウンタ、他の
１組は実際のDMA制御に使われ、DMA転送
毎に更新されるカウンタである。DMA制御部
５８には２つの動作モードがある。１つのモー
ドはMPUから与えられたフレーム長に等しい
カウンタの数だけDMA転送を行つたら再度
MPUからカウント値を与えられるまでは
DMA転送を行わないモード、他の１つは一度
MPUからカウント値を与えられたら以後与え
られたフレーム長カウンタの数だけDMA転送
を行なうと、MPUの制御を受けることなくベ
ースカウンタの内容をコピーして繰返し、同じ
アドレスから同じ数だけDMAを転送を制御す
るモードで、つまりMPUが一回介入する必要
があるが、以後はフレームバツフアアドレスお
よびフレーム長を変える必要がない場合には
MPUは２度以上介入する必要がないもので、
本願ではこの後者のモードを用いる。

次に第７図〜第１１図について説明し続いて本
願装置の動作を説明する。第７図は低速回線処理
とその他の処理の時間割当ての一例図で、T₅は
MPUの割込禁止時間およびレジスタ退避の時間、
T₆は各低速回線処理への割当て時間、T₇は低速
回線処理終了後のレジスタ復帰の時間、T₈は高
速回線フレーム送受信号終了処理およびその他の
処理への割当時間、T₉は低速回線の１キヤラク
タタイムより短い一定時間である。

第８図は高速回線フレームのフオーマツトの一
例図で、T₁₀は１キヤラクタタイム、T₁₁は１フ
レームタイム、SYNはフレームの同期信号、Ｄ
１〜Ｄ６はＬ１〜Ｌ６低速回線の複数キヤラクタ
分の信号、Ｘは低速回線の伝送速度の総和と高速
回線の伝送速度の差分に等しいダミー信号であ
る。

第９図は第６図の主要部の信号およびMPUの
処理内容を示すタイムチヤートで、ａは第１カウ
ンタ５４よりの一定周期繰返し信号６５、ｂはワ
ンシヨツト５３の出力信号６６、ｃはFF５０の
出力信号６４、ｄはワンシヨツト５１の出力信号
６３、ｅはMPU５５の処理内容を示し、最初の
レジスタMPUの最大割込禁止時間T₂₂とレジス
タ退避時間の和でｂのT₂₀に等しい。最終のレジ
スタはレジスタ復帰時間を示す。ｆ〜ｉは本発明
が用いられない場合にMPUの処理時間が変動す
ることを示すタイムチヤートで、ｆはMPUが割
込禁止でないときにカウンタ５４の出力６５が
“１”になり直ちに割込み処理が行われる場合で
ｈのように処理される。ｇはMPUが割込禁止に
なつた直後にカウンタ５４の出力６５が“１”に
なり割込処理が最大割込禁止時間T₂₂待たされた
場合でｉように処理される。ｆとｇの処理開始時
間の差が最大変動時間になる。なおT₂₁は各低速
回線処理に要する最大時間である。

第１０図は第６図中の信号８６〜８９のタイム
チヤートで、ｊはフレーム送信終了の８６、また
はフレーム受信終了の８８、ｋはフレーム送信終
了に対する応答の８７、またはフレーム受信終了
に対する応答８９の各信号を示し、ｌはフレーム
送信、受信終了処理可能な時間を示す、ｍとｎは
それぞれｊとｋの拡大チヤートである。

第１１図は第６図のMPUの低速回線処理の一
例を示すフローチヤートである。割込処理は左側
のフローチヤートのようで、このチヤートの１０
０でMPUが割込処理で使用するレジスタを退避
し、１０１で同期命令WAITを実行し、第６図
の第１カウンタ５４の出力６５の始めから一定時
間経過するまで次のステツプに進まない。１０２
では第７図のＬ６まで処理終了したかを判定し、
未了なら１０３で１つの低速回線処理を行い、終
了なら１０４でレジスタを復帰する。

１０３の集配信処理は右側のフローチヤートに
よつて説明される。１０５は第６図のFF５０を
セツトし、FF５０の出力でワンシヨツト５１に
トリガを与えるトリガ命令、１０６は該当する低
速回線が論理的に接続か未接続かの状態判定、１
０７はその低速回線より１キヤラクタ受信したか
否かの判定、１０８は低速回線より受信した１キ
ヤラクタをその回線のフレームバツフアへ格納し
バツフアポインタ更新をする。１０９は１０５か
ら一定時間経過するまで次のステツプに進まない
ようにする同期命令WAIT、１１０は１０５と
同じトリガ命令、１１１はその低速回線送受信部
が送信できるか否かの判定、１１２はその低速回
線へ送出するキヤラクタの有無の判定、１１３は
その低速回線向フレームバツフアから１キヤラク
タ取出しその低速回線へ送出する。１１４は１１
０から一定時間経過するまで次のステツプへ進ま
ないための同期命令WAIT、１１５は１０９と
同じ、１１６は１１０と同じである。

次に第５図に示した接続図、第６図に示した実
施図において、第７図に示す時間で各回線処理を
行う場合の動作を説明する。このときの高速回線
フレームのフオーマツトは第８図、主な信号のタ
イムチヤートは第９図と第１０図、MPUの処理
フローは第１１図にそれぞれ示してある。

MPU５５が低速回線の１キヤラクタタイムよ
り短い時間T₉の繰返し信号出力開始の信号６８
をカウンタ５４へ出力すると、カウンタ５４は以
後T₉で繰返す信号６５を第９図ａのように出力
する。同様にMPU５５はその最大割込禁止時間
と割込処理におけるレジスタ退避時間の総和T₂₀
を設定する信号６７をワンシヨツト５３へ出力す
る。以後ワンシヨツト５３はカウンタ５４からの
T₉繰返し信号６５が入力する度にトリガされ、
第９図ｂのように時間T₂₀の信号６６をオアゲー
ト５２に出力する。

さらにMPU５５は高速送受信部５６に対する
送受信開始信号６９を出力し、これによつて５６
は送受信動作を開始する。またMPU５５は低速
送受信部５９に送受信開始の信号８３を出力し、
これによつて５９は送受信動作を開始する。
MPU５５またはDMA制御部５８へ送、受フレ
ームバツフアのアドレスと２フレーム長のカウン
ト信号７２を出力し、これによつて以後５８は連
続する２つのフレームバツフアのDMA転送を繰
返し行なうモードになる。

さらにMPU５５は低速回線の受信処理と送信
処理の各最大処理時間のうち長い方の時間T₂₁
（第９図）を設定する信号６２をワンシヨツト５
１へ出力し、これによつて５１は以後FF５０が
リセツト状態からセツト状態に変化する毎に、
FF５０の出力信号６４でトリガされT₂₁の時間だ
け“１”を出力する。以上が初期設定である。

さてカウンタ５４の出力６５が“１”〔第９図
ａ〕になると、これによつてワンシヨツト５３の
出力６６はT₂₀時間“１”〔第９図ｂ〕になり、
オアゲート５２の出力９０をMPUに入力させる。
これと同時にカウンタ５４の出力６５は外部割込
要求信号としてMPUへ入力される。MPU５５は
割込み許可状態で６５が“１”になると、それま
での処理を中断し割込み処理を関始し、第１１図
のようにレジスタ退避１００を行い、続いて
WAIT命令１０１を実行する。このWAIT命令
で信号９０の状態がテストされ、９０が“０”に
なるまで繰返しテストされる。こ信号９０は
“１”になつてからT₂₀時間経過すると“０”に
なるが、T₂₀はMPU５５の最大割込禁止時間と
レジスタ退避処理の所要時間の和より長い時間に
設定してあるので、信号６５が“１”になつてか
らWAIT命令１０１を終了するまでの時間は一
定になる。つぎにMPU５５はすべての低速回線
処理が終了か未了かを判定１０２して、未了なら
集配信処理（低速回線からの受信を集信、低速回
線への送信を配信と呼ぶ）１０３を行い、終了な
らレジスタ復帰１０４を行い割込処理を終了す
る。

ここで集配信処理１０３（第１１図）を詳細に
説明する。MPU５５がセツト信号６１をFF５０
に出力すると、FF５０はセツト状態になりその
出力６４は“１”（第９図ｃ）になる。ワンシヨ
ツト５１は信号６４が“１”になるとトリガされ
（第１１図のトリガ１０５）、T₂₁（第９図ｄ）の
時間“１”を６３としてオアゲート５２とFF５
０に出力する。オアゲート５２は信号６３と６６
をオアした出力９０をMPU５５へ送入する。他
方FF５０は信号６３が“１”から“０”になれ
ばリセツトされる。MPU５５はトリガ１０５の
後低速回線が論理的に接続状態にあるか否かを判
定し（第１１図１０６）、接続状態の場合には次
に低速送受信部５９が低速回線信号８２を１キヤ
ラクタ受信しているか否かの情報８４をMPUに
送入しているので、MPU５５はこれによつて１
キヤラクタ受信か否かを判定（第１１図１０７）
し、受信しているときは低速送受信部５９から受
信キヤラクタを読み込んで、このキヤラクタ７７
をアドレス７８で指定されるフレームバツフア５
７へ格納する（第１１図１０８）。受信キヤラク
タが無い場合または受信キヤラクタをフレームバ
ツフア５７に格納した後、MPU５５はWAIT命
令１０９を実行する。この命令１０９で信号９０
の状態がテストされ、信号９０が“０”になるま
で繰返しテストされる。信号９０は“１”になつ
てから時間T₂₁経過すると“０”になるので、受
信キヤラクタの有無に関係なくWAIT命令１０
９はトリガ１０５からT₂₁経過後に終了する。こ
の１０９が終了するとき信号６３は１→０に変化
し、FF５０はリセツトされる。つぎにMPU５５
は再度FF５０をセツトしてトリガ６４を出力す
る１１０を行うが、この動作はトリガ１０５と全
く同じである。

トリガ１１０の次に低速送受信部５９が次に送
信するキヤラクタをMPUから受け取る準備がで
きているか否かの情報８４を出力しているので、
MPUはこれから１キヤラクタ転送の可否を判定
（１１１）し、転送可能なら更に高速回線から受
信したフレームの有無を判定（１１２）して、有
りの場合はMPU５５はアドレス信号７８で指定
されるフレームバツフア５７からキヤラクタ７７
を取り出し、送信キヤラクタ８５を低速送受信部
５９へ送ると、５９内の送信バツフアへ取り込ま
れ（１１３）、現在送出中のキヤラクタの次に送
出される。１キヤラクタ転送不可の判定（１１
１）のときおよび高速回線から受信していない場
合（１１２）、もしくは送信キヤラクタ転送処理
を行なつた後MPU５５はWAIT命令１１４を実
行する。トリガ１０５，１１０，１１６は同一処
理、WAIT１０９，１１４，１１５は同一処理
である。

以上の説明によつて明らかなように低速回線の
各々の処理時間はほとんど変動しない。なお参考
までに説明すると、トリガとWAIT機能がない
場合には、第９図ｆ〜ｉに示すように低速回線処
理時間は大きく変動し、割込禁止時間の変動だけ
でなく、各低速回線処理にも変動がある。

次に高速回線フレームの送受信について説明す
る。MPU５５が２フレーム分連続する送信フレ
ームバツフア５７の最初フレームバツフアに各低
速回線から受信したキヤラクタを第８図のフオー
マツトでセツトし、高速送受信部５６および
DMA制御部５８に初期設定処理を行うと、以後
高速送受信部５６は送信DMA要求７４をDMA
制御部５８と第２カウンタ６０へ送る。このとき
５８はDMA許可要求７０をMPUへ出力すると、
MPUはフレームバツフア５７へのアクセスをや
め、DMA許可７１をDMA制御部５８へ出力す
る。これによつて５８はアドレス信号８０をフレ
ームバツフア５７に出力すると、５７から１キヤ
ラクタ７９が取り出され、DMA制御部５８内の
アドレスカウンタとフレーム長カウンタをを更新
し、高速回線送信キヤラクタ７３として５８から
高速送受信部５６へ出力すると、５６は送信
DMA要求７４の５８への出力をやめる。DMA
制御部５８は要求７４がなくなるとMPUへの
DMA許可要求７０を停止する。MPUはこの７
０の消失によつてDMA許可７１を停止し、必要
ならフレームバツフア５７へのアクセスを開始す
る。以上の動作を高速回線送信フレームの２フレ
ーム分のキヤラクタについて行うと、DMA制御
部５８は最初の送信フレームバツフアの先頭から
上記動作を繰返す。つまりDMAアドレスは
MPU５５が最初にセツトしたアドレスから順に
進み、２フレーム分進むとMPUがセツトしたア
ドレスへ戻る。

他方第２カウンタ６０は送信DMA要求７４の
数を常時カウンタしていて、１フレーム分カウン
トするとフレーム送信終了信号８６をMPUに出
力する。これによつてMPUは送信終了したフレ
ームバツフア５７に次の送信キヤラクタをセツト
し、その後送信処理終了認知信号８７をカウンタ
６０に送ると、カウンタ６０はフレーム送信終了
信号８６の出力をやめる。しかしDMA要求７４
のカウントは続ける。第１０図のｊ〜ｎはこのタ
イミングを示すもので、フレーム送信終了処理は
低速回線処理の行われていない時間T₈に行われ
る。処理が１キヤラクタタイムT₉で終らないと
きもあるが、１フレームタイム以内に終了すれば
よいので特に問題とはならない。

高速送受信部５６はDMA制御部５８から受取
つた送信キヤラクタ７３を順次高速回線７５へ送
出する。初期設定後入力フレーム信号７６が高速
送受信部５６へ１ビツトずつ入力されると、５６
はフレーム信号７６が１ビツト入力する毎に
SYNパターンと比較していて一致すると、以後
入力するフレーム信号７６を８ビツト毎に区切り
キヤラクタとして処理する。そして１キヤラクタ
受信すると高速送受信部５６は送信DMA要求７
４をDMA制御部５８と第２カウンタ６０に送
る。５８はこの７４を受けるとDMA許可要求７
０をMPUへ出力し、MPUはフレームバツフア５
７へのアクセスをやめ、DMA許可７１を５８へ
出力する。７１を受けたDMA制御部５８は高速
送受信部５６から受信キヤラクタ７３を取り出
し、アドレス信号８０を出力して受信したキヤラ
クタ７９をフレームバツフア５７へ格納し、アド
レスカウンタとフレーム長カウンタを更新する。

高速送受信部５６はDMA制御部５８が受信キ
ヤラクタを取り出すと、送信DMA要求７４の出
力を停止する。５８は受信したキヤラクタ７９を
フレームバツフア５７へ格納すると、DMA許可
要求７０のMPUへの出力をやめる。MPUはこの
７０がなくなるとDMA許可７１の出力をやめ、
必要な場合にはフレームバツフア５７へのアクセ
スを開始する。

以上の動作を高速回線受信フレームの２フレー
ム分のキヤラクタについて行うと、DMA制御部
５８は最初の受信フレームバツフアの先頭から動
作を繰返す。つまりDMAアドレスはMPUが最
初にセツトしたアドレスから順に進み、２フレー
ム分進むとMPU５５がセツトしたアドレスに戻
る。また第２カウンタ６０は送信DMA要求７４
常時カウントし、１フレーム分カウントするとフ
レーム受信終了８８をMPUに出力する。MPU５
５は８８を受けると受信終了したフレームバツフ
ア５７からキヤラクタを取出し、各低速回線向け
バツフアへ振に分け受信処理終了（受信終了信号
８８の認知）信号８９をカウンタ６０へ出力す
る。カウンタ６０はこのときフレーム受信終了信
号８８のMPUへの出力をやめるがカウントは続
ける。第１０図ｊ〜ｎにこのタイミングを示した
が、フレーム受信終了処理は低速回線処理の行わ
れていない時間T₈に行われる。処理が１キヤラ
クタタイムT₉で終らない場合もあるが、１フレ
ームタイム以内には終了する。従つてカウンタ６
０からMPUへの出力は割込み入力となる。

（発明の効果） MPUの最大割込み禁止時間を50μs、割込み処
理のレジスタ退避と復帰を各20μs、低速回線１回
線の送受信処理時間T₆＝T₁を80μs、高速回線送
信処理および受信処理に各200μs（∴T₂＝２×
200μs）と仮定すると、一般に使用される回線の
伝送速度には1200b／ｓ、2400b／ｓ、4800b／
ｓ、9600b／ｓ、19.2kb／ｓ、48kb／ｓ、64kb／
ｓなどがあるが、従来の技術で接続できる最高伝
送速度は、高速回線の１キヤラクタタイム以内に
高速回線フレームの送信と受信の処理をしなけれ
ばならないので、高速回線9600b／ｓ、低速回線
2400b／s3回線である。なお9600b／ｓの１キヤ
ラクタタイムは約833μs、19.2kb／ｓの１キヤラ
クタタイムは約417μsであつてT₁＋T₂＝80＋200
×２＋20×２＝520μsに対しT₃＝T₄−αでT₃＝
833−50＝783μsは9600b／ｓなら満足するが、
19.2kb／ｓに対しては過大となり、従来の高速回
線では9600b／ｓが最高伝送速度となることがわ
かる。

これに対して本発明装置では高速回線64kb／
ｓ、低速回線9600b／s6回線とすることが可能で
装置の性能が大幅に向上する。ここで上記の数値
によつて説明を加えると (1) 低速回線処理を示す第７図から低速回線１キ
ヤラクタタイムT₉内で高速回線処理に当てる
ことができる時間T₈を求めると T₈＝T₉−（T₅＋T₆×６＋T₇〕＝833−〔（50
＋20）＋80×６＋20〕＝268μs なおT₅＝MPUの割込禁止時間（50μs）とレジ
スタ退避時間（20μs）の和、 T₆＝各低速回線処理の割当時間＝80μs、 T₇＝レジスタ復帰時間＝20μs、 (2) 高速回線の送信および受信処理に必要な時間
は上記の数値を用いると200（送信）＋200（受信）
＝400μs この値は(1)の268μsより大きいが２倍の536μsよ
り短いので、高速回線処理には低速回線２キヤ
ラクタタイム＝2T₉＝1666μsを用いる必要があ
る。

(3) 最も短い高速フレームは第８図から求められ
る。第８図中のSYNは同期信号で１キヤラク
タタイム、Dnは第７図の低速回線Lnののデー
タに等しいから、Ｄ(3)は３キヤラクタタイムを
表わすものとしてSYN(1)＋D₁(3)＋D₂(3)＋……
＋D₆(3)＋Ｘ(1)＝20キヤラクタ、いま64kb／ｓ
の１キヤラクタタイムは約125μsであるから
64kb／ｓ高速回線の１フレーム長は最短20×
125＝2500μsとなる。これより短いフレームは
８ビツトの整数倍にならないから端数がでるの
で作れない。次に長いフレームは SYN(1)＋D₁(6)＋D₂(6)＋……＋D₆(6)＋Ｘ(3)＝
40キヤラクタ＝5000μsになる。

(4) なお第９図中のT₂₀は上記のT₅に等しく70μs
に、T₂₁は低速処理の最大時間でT₆の1/2（集
信と配信に分ける）に等しく40μsになる。また
T₂₂＝MPUの最大割込み禁止時間＝50μsであ
る。

もしも低速回線の処理時間が変動し、低速回線
の１キヤラクタタイム以内に確実に低速回線の処
理ができないと、受信キヤラクタを取りこぼした
り、送信が間に合わなくなつたりするので、処理
時間の変動を極力少なくすることが必要である。
しかし最近のCPUは構造が複雑になつて命令の
実行時間を算出するのに多くの時間を要する。ま
た装置で使用しているダイナミツクRAMのリフ
レツシユやDMA転送の頻度によつてもCPUの命
令の実行時間は影響を受けるため、正確な実行時
間の算出は困難である。これに対し本発明装置で
はCPUの命令の実行時間を算出する（少くとも
１回は実際に処理時間を実測しておく必要があ
る。）ことなく、低速回線の処理時間を一定に保
つことができるので、上記のような問題は起きな
い。

【図面の簡単な説明】

第１図は従来の時分割多重集配信装置の回線例
図、第２図は従来の装置の時分割多重処理部の構
成例図、第３図は従来の低速回線処理およびその
他の処理の割当て時間例図、第４図は高速回線の
フレームのフオーマツト例図、第５図は本発明の
時分割多重集配信装置の回線例図、第６図は本発
明装置の時分割多重処理部の構成例図、第７図は
本発明の低速回線処理およびその他の処理の時間
割当て例図、第８図は本発明の高速回線フレーム
のフオーマツト例図、第９図は第６図の主要部の
信号およびMPUの処理内容を示すタイムチヤー
ト、第１０図は第６図中の信号８６〜８９のタイ
ムチヤート、第１１図は第６図のMPUの低速回
線処理の一例を示すフローチヤートである。 T₁……低速回線１回線の送受信処理所要時間、
T₂……T₃−T₁に等しく高速回線フレームの送受
信終了と開始処理所要時間以上とする。T₂＞T₁、
T₃……T₄−α，αはMPUが割込禁止状態で動く
最大時間、T₄……高速回線の１キヤラクタタイ
ム、T₅……MPUの割込禁止時間およびレジスタ
退避時間、T₆……各低速回線処理への割当時間、
T₇……低速回線処理終了後のレジスタ復帰時間、
T₈……高速回線フレーム送受信終了処理および
その他の処理への割当時間、T₉……低速回線の
１キヤラクタタイムより短い一定時間、T₁₀……
高速回線の１キヤラクタタイム、T₁₁……高速回
線の１フレームタイム、T₂₀……ワンシヨツトパ
ルス発生回路５３の出力パルス、T₂₁……各低速
回線処理の最大時間、T₂₂……最大割込禁止時
間、Ｌ０……高速回線、Ｌ１〜Ｌ６……低速回
線、７〜２７，６１〜９０……信号。

Claims

【特許請求の範囲】１複数の低速回線による信号を時分割多重方式
によつて高速用一回線で送信し、またこの高速回
線より受信した時分割多重信号を分離して複数の
低速回線へそれぞれ送出する時分割多重集配信装
置を、時分割多重処理を行うマイクロプロセツサ
（MPU）、MPUよりの制御信号によつて時分割多
重集配信に要するタイミングをMPUに出力する
タイミング回路、MPUよりの送受信開始、停止
信号によつて高速回線に対する送受信の開始と停
止を制御される高速回線送受信部、各低速回線か
らMPUの制御を受けて入力され高速回線へ送出
するフレームや高速回線から入力され各低速回線
へ送出されるフレームを格納し送信、受信共アド
レスの連続せる２面から成り２フレーム分の受信
バツフアを有する送、受フレームバツフア、
MPUより受けた送受フレームバツフアのアドレ
スと２フレーム長のカウント信号によつてフレー
ムバツフアからフレーム信号を取り出して前記高
速回線送受信部へ出力しかつ前記高速回線送受信
部からフレーム信号を受取つてフレームバツフア
に出力して連続する２つのフレームバツフアの
DMA（ダイレクトメモリアクセス）転送を繰り
返し行うDMA制御部、前記高速回線送受信部が
出力する送信DMA要求数および受信DMA要求
数を常時カウントし１フレーム分カウントすれば
MPUにフレーム送信終了やフレーム受信終了の
信号を出力しMPUよりこれらの終了信号の認知
を受けるカウンタおよび各低速回線の状況を
MPUに出力しMPUよりの送受開始の信号によつ
て低速回線の１キヤラクタ分ずつをその回線の前
記フレームバツフアへ格納しまたはフレームバツ
フアより取り出してその低速回線へ送出する低速
回線送受信部によつて構成し、前記カウンタのカ
ウントがあらかじめ定めてある受信データの１フ
レームのキヤラクタ数に達した場合の前記MPU
への出力をMPUの割込み入力とし、前記送受フ
レームバツフアに設けられた２フレーム分の受信
バツフアに受信したデータを前記DMA制御部に
よるDMA転送によつて巡回式に格納して高速回
線の送受信処理の許容時間を１フレームタイム以
内としたことを特徴とする時分割多重集配信装
置。２特許請求の範囲第１項記載の時分割多重集配
信装置においてタイミング回路にマイクロプロセ
ツサ（MPU）より送出信号幅および信号送出開
始の制御信号を受けて一定時間幅の信号をMPU
に送出する回路を設け、MPUは上記一定時間幅
の信号が消失するまでMPUの次の出力動作を停
止してこの間に行われる複数の低速回線処理時間
を一定に保つことを特徴とする時分割多重集配信
装置。