JPH02105491A - 抵抗配線板 - Google Patents
抵抗配線板Info
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- JPH02105491A JPH02105491A JP25865588A JP25865588A JPH02105491A JP H02105491 A JPH02105491 A JP H02105491A JP 25865588 A JP25865588 A JP 25865588A JP 25865588 A JP25865588 A JP 25865588A JP H02105491 A JPH02105491 A JP H02105491A
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- Japan
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- resistor
- insulating substrate
- wiring board
- terminal
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012467 final product Substances 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 5
- 239000000047 product Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000013066 combination product Substances 0.000 description 1
- 229940127555 combination product Drugs 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Details Of Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、抵抗配線板に関し、特に半導体装置の周辺回
路用の抵抗配線板に関する。
路用の抵抗配線板に関する。
１チップマイクロコンビ二一り等を有する半導体装置に
おいては、端子を抵抗体を介して電源に接続（プル・ア
ップ）したり、接地（プルダウン）するものがあり、特
に、オープンドレイン形式の出力端子などでは、これら
の低抗体をあらかじめ半導体チップ上に形成し、オプシ
ョンによりこの低抗体を半導体装置の内部でプルアップ
、プルダウンすることができるような、いわゆるマスク
・オプションといった方法が広く用いられており、回路
部品の削減に寄与している。
おいては、端子を抵抗体を介して電源に接続（プル・ア
ップ）したり、接地（プルダウン）するものがあり、特
に、オープンドレイン形式の出力端子などでは、これら
の低抗体をあらかじめ半導体チップ上に形成し、オプシ
ョンによりこの低抗体を半導体装置の内部でプルアップ
、プルダウンすることができるような、いわゆるマスク
・オプションといった方法が広く用いられており、回路
部品の削減に寄与している。
上述したマスク・オプションによる抵抗内蔵は、ユーザ
の指定によりデバイス製造メーカが半導体装置に内蔵さ
せるようになっている。したがって１チツプマイクロコ
ンピユータの場合などでは、プログラム内容がマスクＲ
ＯＭ化された最終製品にて初めて内蔵されることとなる
。
の指定によりデバイス製造メーカが半導体装置に内蔵さ
せるようになっている。したがって１チツプマイクロコ
ンピユータの場合などでは、プログラム内容がマスクＲ
ＯＭ化された最終製品にて初めて内蔵されることとなる
。
ところで、１チツプマイクロコンピユータでは、プログ
ラム開発用などを目的とし、ビンコンパチブルでマ久り
ＲＯＭをＥＰＲＯＭにおきかえたＰＲＯＭＲＯＭ中、Ｐ
Ｒ，ＯＭを外部に接続可能なピギーバック製品などが一
般化している。これらＰＲＯＭ版やピギーバックは、電
気製品の開発サイクルの短縮、ソフトウェアバグによる
リスク回避のためプログラム開発のみならず、電気製品
の初期ロット生産にも用いられている。
ラム開発用などを目的とし、ビンコンパチブルでマ久り
ＲＯＭをＥＰＲＯＭにおきかえたＰＲＯＭＲＯＭ中、Ｐ
Ｒ，ＯＭを外部に接続可能なピギーバック製品などが一
般化している。これらＰＲＯＭ版やピギーバックは、電
気製品の開発サイクルの短縮、ソフトウェアバグによる
リスク回避のためプログラム開発のみならず、電気製品
の初期ロット生産にも用いられている。
ところが、ＰＲＯＭ版やピギーバック等では、前述した
マスクオプションの抵抗などは内蔵されておらず、外部
回路で対応する必要が有り、製品の初期ロット生産分に
これらＰＲＯＭ版やピギーバックを使用する際には、内
蔵すべき抵抗を外部回路に組み込める様に基板設計をす
る必要があり、部品実装面積上の制約があるセットでは
問題があった。
マスクオプションの抵抗などは内蔵されておらず、外部
回路で対応する必要が有り、製品の初期ロット生産分に
これらＰＲＯＭ版やピギーバックを使用する際には、内
蔵すべき抵抗を外部回路に組み込める様に基板設計をす
る必要があり、部品実装面積上の制約があるセットでは
問題があった。
本発明の抵抗配線板は、半導体装置のリード端子の配置
に対応して絶縁基板上に設けた端子と、前記絶縁基板上
に設けた抵抗層と、前記抵抗層と前記端子との間を接続
して設けた導体層とを有する。
に対応して絶縁基板上に設けた端子と、前記絶縁基板上
に設けた抵抗層と、前記抵抗層と前記端子との間を接続
して設けた導体層とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す平
面図及び部分断面図である。この例では、本発明による
抵抗配線板を用いる対象となるＩＣデバイスは３０ビン
のデュアルインラインタイプのものとし、マスクオプシ
ョンとして、いくつかの端子に対して、プルアップ抵抗
が内蔵できる場合を想定する。
面図及び部分断面図である。この例では、本発明による
抵抗配線板を用いる対象となるＩＣデバイスは３０ビン
のデュアルインラインタイプのものとし、マスクオプシ
ョンとして、いくつかの端子に対して、プルアップ抵抗
が内蔵できる場合を想定する。
第１図（ａ）に示すように、絶縁基板２の対向する２辺
に半導体装置のリード端子のそれぞれの配置に対応し且
つ前記リード端子を挿入するための孔１を設け、孔１に
設けたマスクオプションの指定可能なリード端子に対応
する端子３と電源端子に対応する端子４の間の絶縁基板
２の上に導体層５と導体層５に接続する抵抗層６とを設
けて抵抗回路を形成し、抵抗配線板を構成する。
に半導体装置のリード端子のそれぞれの配置に対応し且
つ前記リード端子を挿入するための孔１を設け、孔１に
設けたマスクオプションの指定可能なリード端子に対応
する端子３と電源端子に対応する端子４の間の絶縁基板
２の上に導体層５と導体層５に接続する抵抗層６とを設
けて抵抗回路を形成し、抵抗配線板を構成する。
第１図（ｂ）に示すように、半導体装置のリード端子を
挿入する孔１は、導体層５によりスルホール化されてお
り、はんだ付けしやすい様になっている。
挿入する孔１は、導体層５によりスルホール化されてお
り、はんだ付けしやすい様になっている。
第２図は、本発明の第１の実施例の抵抗配線板の使用例
を示す斜視図である。半導体装置のリード端子７は本発
明の抵抗配線板の孔１に挿入され前記半導体装置と抵抗
配線板を一体化する。この状態では半導体装置はあたか
もマスク・オプション抵抗が内蔵されたものと見なすこ
とができる。これをさらに実装基板８に実装する。
を示す斜視図である。半導体装置のリード端子７は本発
明の抵抗配線板の孔１に挿入され前記半導体装置と抵抗
配線板を一体化する。この状態では半導体装置はあたか
もマスク・オプション抵抗が内蔵されたものと見なすこ
とができる。これをさらに実装基板８に実装する。
なお、この抵抗配線板は、実装基板の裏側につけること
も可能である。
も可能である。
第３図（ａ）、（ｂ）は本発明の第２の実施例を示す平
面図及び部分断面図である。この例では、半導体装置の
リード端子を挿入するための孔はなく、絶縁基板２の幅
が半導体装置のむかい合うリード端子間の距離よりやや
小さ目になっている以外は第１の実施例と同じ構成とな
っている。
面図及び部分断面図である。この例では、半導体装置の
リード端子を挿入するための孔はなく、絶縁基板２の幅
が半導体装置のむかい合うリード端子間の距離よりやや
小さ目になっている以外は第１の実施例と同じ構成とな
っている。
また、導体層５は絶縁基板２の裏側におり返したように
密着して設ける。
密着して設ける。
第４図は本発明の第２の実施例の抵抗配線板の使用例を
示す平面図である０図に示すように、実装基板８の裏面
に本発明の抵抗配線板を接着する。実装基板８の端子１
１以外の配線層の表面は絶縁膜１０により被覆され、抵
抗配線板の端子と実装基板の対応する端子１１とを目あ
わせされて仮止めされる。次に、実装基板８の端子１１
に半導体装置のリード端子を挿入してはんだ槽などにひ
なすことにより、半導体装置と実装基板と抵抗配線板の
はんだ付けを一度にできるうえ、表面実装タイプのＩＣ
デバイスにも応用できる利点がある。
示す平面図である０図に示すように、実装基板８の裏面
に本発明の抵抗配線板を接着する。実装基板８の端子１
１以外の配線層の表面は絶縁膜１０により被覆され、抵
抗配線板の端子と実装基板の対応する端子１１とを目あ
わせされて仮止めされる。次に、実装基板８の端子１１
に半導体装置のリード端子を挿入してはんだ槽などにひ
なすことにより、半導体装置と実装基板と抵抗配線板の
はんだ付けを一度にできるうえ、表面実装タイプのＩＣ
デバイスにも応用できる利点がある。
以上説明したように本発明は、マスク・オプション抵抗
内蔵可能な１チツプマイクロコンピユータのＰＲＯＭ版
やピギーバックなど、オプション抵抗が内蔵できないビ
ンコンバチ製品を使用する際に、抵抗が内蔵された最終
製品と同等の取り扱いができる周辺回路を容易に、しか
も実装面積の増大なく構成することができる。
内蔵可能な１チツプマイクロコンピユータのＰＲＯＭ版
やピギーバックなど、オプション抵抗が内蔵できないビ
ンコンバチ製品を使用する際に、抵抗が内蔵された最終
製品と同等の取り扱いができる周辺回路を容易に、しか
も実装面積の増大なく構成することができる。
したがって二これらＰＲＯＭ版やピギーバックなどを、
セット量産の初期ロット等に搭載する場合においても、
マスクオプション抵抗が内蔵された最終製品を使用した
場合と同様なプリント板設計が可能となり、外部回路に
抵抗を設置するためのスペース等が不要となり、ＩＣデ
バイスをＰＲＯＭ版やピギーバック版から最終製品に切
り替える際にもプリント板設計のしなおしが不要となる
。
セット量産の初期ロット等に搭載する場合においても、
マスクオプション抵抗が内蔵された最終製品を使用した
場合と同様なプリント板設計が可能となり、外部回路に
抵抗を設置するためのスペース等が不要となり、ＩＣデ
バイスをＰＲＯＭ版やピギーバック版から最終製品に切
り替える際にもプリント板設計のしなおしが不要となる
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す平
面図及び部分断面図、第２図は本発明の第１の実施例の
抵抗配線板の使用例を示す斜視図、第３図（ａ）、（ｂ
）は本発明の第２の実施例を示す平面図及び部分断面図
、第４図は本発明の第２の実施例の抵抗配線板の使用例
を示す平面図である。 １・・・孔、２・・・絶縁基板、３．４・・・端子、５
・・・導体層、６・・・抵抗層、７・・・リード端子、
８・・・実装基板、１０・・・絶縁膜、１１・・・端子
。
面図及び部分断面図、第２図は本発明の第１の実施例の
抵抗配線板の使用例を示す斜視図、第３図（ａ）、（ｂ
）は本発明の第２の実施例を示す平面図及び部分断面図
、第４図は本発明の第２の実施例の抵抗配線板の使用例
を示す平面図である。 １・・・孔、２・・・絶縁基板、３．４・・・端子、５
・・・導体層、６・・・抵抗層、７・・・リード端子、
８・・・実装基板、１０・・・絶縁膜、１１・・・端子
。
Claims (1)
- 半導体装置のリード端子の配置に対応して絶縁基板上
に設けた端子と、前記絶縁基板上に設けた抵抗層と、前
記抵抗層と前記端子との間を接続して設けた導体層とを
有することを特徴とする抵抗配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25865588A JPH02105491A (ja) | 1988-10-13 | 1988-10-13 | 抵抗配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25865588A JPH02105491A (ja) | 1988-10-13 | 1988-10-13 | 抵抗配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105491A true JPH02105491A (ja) | 1990-04-18 |
Family
ID=17323268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25865588A Pending JPH02105491A (ja) | 1988-10-13 | 1988-10-13 | 抵抗配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080458B2 (en) * | 2003-07-17 | 2006-07-25 | Andis Company | Ceramic movable blades for blade sets of hair clippers |
-
1988
- 1988-10-13 JP JP25865588A patent/JPH02105491A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080458B2 (en) * | 2003-07-17 | 2006-07-25 | Andis Company | Ceramic movable blades for blade sets of hair clippers |
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