JPH02103798A - 書換え可能な半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書換えが可能な半導体記憶装置（ＥＥ
ＰＲＯＭ）に関する。

［従来の技術］ 近年、半導体記憶装置では、電気的な手段によって情報
の書込及び消去が可能なＥＥＰＲＯＭが利用されている
。例えば、−の種類のＥＥＰＲＯＭは、ゲート電極とソ
ース・ドレイン間に電荷蓄積部を設け、ゲート電極とド
レイン間に−の方向の電位を印加することで電荷蓄積部
に電荷を蓄積させて情報の書込を行っている。また、ゲ
ート電極とドレイン間に逆の方向の電位を印加すること
で電荷蓄積部の電荷を放電させ、情報の消去を行ってい
る。

〔発明が解決しようとする課題〕

上述した従来のＥＥＰＲＯＭにおいては、複数回の消去
、書込の繰返しにより記憶特性が劣化することが知られ
ている。しかしながら、従来のこの種の半導体記憶装置
では、この書き換え回数を把握する手段が設けられてい
ないため、長年の使用とともに記憶した情報の信転性が
低下されるという問題がある。このため、従来では書き
換え回数を可能な限り少なくし、記憶素子の寿命回数を
越えないように制御する必要があり、制御方式の設計に
制約が加えられるという問題も生じている。

本発明は書き換え回数を把握して記憶情報の信頼性を向
上するご七ができる書換え可能な半導体記憶装置を提供
することを目的とする。

Ｃ課題を解決するための手段〕 本発明の書換え可能な半導体記憶装置は、半導体記憶ア
レイの書換え可能な回数までの数値を記憶可能な電気的
書換え可能な第２の半導体記憶部と、前記半導体記憶ア
レイの書換え回数をカウントするカウント回路と、前記
第２の半導体記憶部の記憶数値を読出し可能な手段とを
備えており、カウント回路でカウントした半導体記憶ア
レイの書換え回数を第２の半導体記憶部に更新記憶する
ように構成している。

〔作用〕

上述した構成では、第２の半導体記憶部に記憶されてい
る半導体記憶アレイの書換え回数を外部から読取ること
により、常時半導体記憶アレイの書換え回数を確認でき
、情報記憶の信頼性の低下による不具合を未然に防止す
る。

〔実施例〕

次に、本発明を図面を参照して説明する。

図は本発明の一実施例のシステム構成を示すブロック図
であり、ここでは書換え回数が１００００回の８に×８
ビットのＥＥＦＲＯＭに本発明を適用した例を示してい
る。

図において、Ｉは制御回路、２は行アドレスランチ、３
は列アドレスラッチ、４は行デコーダ、５は列デコーダ
、６は書込み回路、７は６５５３６ビツトのＥＥＰＲＯ
Ｍアレイ、８は行選択回路であり、この構成で従来と同
様にＥＥＰＲＯＭアレイ７に情報を書込み、かつ消去で
きるように構成している。また、ここでは第２の半導体
記憶部としての１４ビットＥＥＦＲＯＭＩＯと、カウン
トアツプ回路１１を新たに付設し、これらを前記制御回
路１．書込み回路６．及びデータ選択回路９に接続して
いる。

制御回路１は、入力される匪（ライトイネ−フル信号）
、ＯＥ（アウトプットイネーブル信号）砒（チップイネ
ーブル信号）、ＡＸ（書込み回数情報選択信号）　より
各回路を制御するためのパルスを発生する回路である。

行アドレスラッチ２は、入力される５つの行アドレス信
号Ａ。−Ａ４を制御回路１からのパルスによりラッチし
て、これらを行デコーダ４に出力する回路である。

列アドレスラッチ３は、入力される８つの列アドレス信
号Ａ、〜Ａ１□を制御回路１からのパルスによりラッチ
して、これらを列デコーダ５に出力する回路である。

書込み回路６は、制御回路１からのパルスにより高電圧
書込みパルスを発生し、６５５３６ビソトＥＥＰＲＯＭ
アレイ７には行デコーダ４のデコード出力によってＥＥ
ＰＲＯＭアレイ７の行選択を行う行選択回ｖｉＳ、及び
列デコーダ５のデコード出力で指定されるアドレスに行
選択回路８を通して与えられるＢビットのデータを書込
むことができる。また、１４ビットＥＥＰＲＯＭ１．０
にはカウントアツプ回路１１から出力される１４ビツト
のデータを書込むことができる。

データ選択回路９は、制御回路１によりデータ入出力端
子り。−Ｄ７にデータ出力するか、データ入出力端子か
らデータを入力するかの方向制御を行う。また、行選択
回路８により選択されたＥＥＰＲＯＭアレイ７の出力デ
ータと、１４ビットＥＥＰＲＯＭ１０の出力データのい
ずれをデータ入出力端子に出力するかの選択制御を行う
。更に、データ入出力端子をハイインピーダンス状態と
する制御も可能である。

第２の半導体記憶部としての１４ビットＥＥＰＲＯＭＩ
Ｏは、２　＋４までの数を記憶でき、かつ書込み回路６
によって記憶する数値が順次更新される。

カウントアツプ回路１１は、ＥＥＰＲＯＭアレイ７にお
ける書換え回数をカウントし、そのカウント数を１４ビ
ットＥＥＦＲＯＭＩ　Ｏに出力する。

次に、以上の構成の記憶装置の動作を説明する。

ＥＥＰＲＯＭアレイ７の書込み動作中でないときは、ｊ
４ピッｌ−ＥＥＰＲＯＭＩＯの入出力端子は常に出力状
態にあり、カウントアツプ回路１１の出力はハイインピ
ーダンス状態にある。

外部からの書込み動作が開始されると、制御回路１によ
り１４ピッｌ−ＥＥＰＲＯＭＩＯの出力データはカウン
トアツプ回路１１にラッチされ、１４ビットＥＥＦＲＯ
ＭＩ　Ｏの入出力端子は入力モードに切り替わる。その
後、カラン１−アツプ回路１１は制御回路１によりｒ　
］、　Ｊだげカラン１−アップされ、その出力は出力状
態となり、１４ピントＥＥＰＲＯＭ１．０に入力される
。その間、１４ビットＥＥＦＲＯＭＩＯの内容は、ＥＥ
ＰＲＯＭアレイ７と同時に書込み回路６により一度消去
され、カウントアツプ回路１１の出力がカラン１−アッ
プされた値なった後、書込み回路６によりその値が１４
ビットＥＥＰＲＯＭ］、Ｏに書込まれる。この動作によ
って、１４ビットＥＥＦＲＯＭＩＯにはＥＥＰＲＣ）Ｍ
アレイ７への書込み回数が更新されて記憶されることに
なる。

したがって、このシステム構成では、ＩＦ、　Ｅ　Ｐ　
ＲＯＭアレイ７の書込み回数を１４ピツ１〜Ｅ　Ｅ　Ｆ
　ＲＯＭ１０に記憶させ、これをデータ選択回路９を通
して書込み回数データとして出力させることができる。

このため、使用者は常にＥＥＰＲＯＭアレイ７の書換え
回数を認識することが可能となり、例えば書換え回数が
制限回数に近くなったときにＥＥＰＲＯＭアレイ７を取
換えることで、記憶信頼性の低下による各種の不具合を
未然に防止することが可能となる。また、これにより半
導体記憶装置に種々の制御回路を付設する必要がなくな
り、設計上の制約を解消することも可能となる。

なお、この実施例では１４ピツ）ＥＥＰＲＯＭｌｏの１
４ピント出力のうち、データ選択回路９に入力されるの
はその上位８ビツトのみであり、したがって外部からは
書込み回数の１７６４の値を確認することができる。

〔発明の効果］ 以上説明したように本発明は、半導体記憶アレイの書換
え回数を第２の半導体記憶部に記憶し、この記憶数値を
外部から読出ずことができるように構成しているので、
常時半導体記憶アレイの書換え回数を確認することが可
能となり、半導体記憶アレイにおける情報記憶の信転性
の低下による不具合を未然に防止することができる効果
がある。

【図面の簡単な説明】

図は本発明の一実施例のシステム構成を示すブロック構
成図である。 １・・・制御回路、２・・・行アドレスラッチ、３・・
・列アドレスラッチ、４・・・行デコーダ、５・・・列
デコーダ、６・・・書込み回路、７・・・ＥＥＰＲＯＭ
アレイ、８・・・行選択回路、９・・・データ選択回路
、１０・・・１４ビットＥＥＦＲＯＭ、１１・・・カウ
ントアツプ回路。

Claims (1)

【特許請求の範囲】
1. １、電気的に書換え可能な半導体記憶アレイを有する半
   導体記憶装置において、前記半導体記憶アレイの書換え
   可能な回数までの数値を記憶可能な電気的書換え可能な
   第２の半導体記憶部と、前記半導体記憶アレイの書換え
   回数をカウントするカウント回路と、前記第２の半導体
   記憶部の記憶数値を読出し可能な手段とを備え、このカ
   ウント回路でカウントした前記半導体記憶アレイの書換
   え回数を前記第２の半導体記憶部に更新記憶するように
   構成したことを特徴とする書換え可能な半導体記憶装置
   。