JP2003059285A - 半導体記憶装置および書換回数把握方法 - Google Patents

Abstract

(57)【要約】 【課題】 書換回数を把握するためのリファレンス電圧
を予め複数種類用意しなければならないという課題があ
った。 【解決手段】 第１フラッシュメモリ１０の書換回数の
把握時に、デジタル信号を発生して初期値から順に変化
させるとともに、第２フラッシュメモリ１５のビットラ
イン電位が反転したときのデジタル信号値をシーケンサ
１へ出力するＶｔｈ読出回路１６と、デジタル信号をア
ナログ信号に変換して第２フラッシュメモリ１５のメモ
リセルへ与えるＤＡＣ１７とを備えるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、第２不揮発性メ
モリの閾値を段階的に調整して、第１不揮発性メモリに
対するデータの書換回数を把握する半導体記憶装置およ
び書換回数把握方法に係るものである。

【０００２】

【従来の技術】例えばフラッシュメモリの書換回数など
の膨大な情報を記憶させる場合、別のフラッシュメモリ
の閾値Ｖｔｈを段階的に調整することによって、小面積
で膨大な情報を保持可能である。この段階的に調整され
た閾値Ｖｔｈから膨大な情報をできるだけ正確に把握す
るためには、閾値Ｖｔｈをより細かく読み出す必要があ
る。

【０００３】図５は従来の半導体記憶装置の構成を示す
図である。図５において、１０１はシーケンサ、１０２
は読出信号、１０３は書込信号、１０４は消去信号、１
０５はアドレス、１０６はデータ、１０７はデコーダ、
１０８は書込／消去回路、１０９は読出回路、１１０は
第１フラッシュメモリ、１１１はＩ／Ｏポート、１１２
はＶｔｈ段階的書込回路、１１３はフラッシュメモリ選
択信号、１１４はメモリセル選択回路、１１５は第２フ
ラッシュメモリ、１１６はＶｔｈ読出回路である。

【０００４】シーケンサ１０１は、第１フラッシュメモ
リ１１０の読出、書込および消去を制御する回路であ
り、読出信号１０２，書込信号１０３，消去信号１０
４，アドレス１０５およびデータ１０６がシーケンサ１
０１に入力される。これらの各入力に応じてシーケンサ
１０１はデコーダ１０７，書込／消去回路１０８および
読出回路１０９の制御を行なう。Ｉ／Ｏポート１１１は
データ１０６に接続されており、半導体記憶装置の外部
とデータ１０６を入出力する。また、デコーダ１０７は
第１フラッシュメモリ１１０の特定のメモリセルに書込
／消去パルス信号を与え、書込／消去動作を行なう。

【０００５】図５の構成による読出、書込、消去の動作
について次に説明する。ここでは、読出信号１０２，書
込信号１０３，消去信号１０４はＨ＝アクティブ、Ｌ＝
非アクティブとする。書込時は、読出信号１０２がＬ，
書込信号１０３がＨ，消去信号１０４がＬとなり、アド
レス１０５に示されるアドレスに対してデコーダ１０７
が第１フラッシュメモリ１１０の特定メモリセルの選択
を行ない、書込／消去回路１０８によって第１フラッシ
ュメモリ１１０の特定のメモリセルに対する書込が行な
われる。

【０００６】消去時は、読出信号１０２がＬ，書込信号
１０３がＬ，消去信号１０４がＨとなり、アドレス１０
５に示されるアドレスに対してデコーダ１０７が第１フ
ラッシュメモリ１１０の特定メモリセルの選択を行な
い、書込／消去回路１０８によって第１フラッシュメモ
リ１１０の特定メモリセルに対する消去が行なわれる。

【０００７】読出時は、読出信号１０２がＨ，書込信号
１０３がＬ，消去信号１０４がＬとなり、アドレス１０
５に示されるアドレスに対してデコーダ１０７が第１フ
ラッシュメモリ１１０の特定メモリセルの選択を行な
い、読出回路１０９によって第１フラッシュメモリ１１
０の特定メモリセルからの読出が行なわれ、読出したデ
ータはデータ１０６に出力される。

【０００８】第１フラッシュメモリ１１０に対する書換
回数を把握する場合には、第２フラッシュメモリ１１５
を利用する。第２フラッシュメモリ１１５は１個〜数個
程度のメモリセルで構成されている。シーケンサ１０１
には、第２フラッシュメモリ１１５を制御するＶｔｈ段
階的書込回路１１２とＶｔｈ読出回路１１６とが付加さ
れており、フラッシュメモリ選択信号１１３が入力され
る。通常、フラッシュメモリ選択信号１１３は非アクテ
ィブ状態である。

【０００９】第１フラッシュメモリ１１０の書込または
消去動作を行なうときには、シーケンサ１０１から書込
／消去回路１０８に対して書込または消去要求が行なわ
れるとともに、第１フラッシュメモリ１１０の書換を行
なう毎にＶｔｈ段階的書込回路１１２にも書込要求が行
なわれる。Ｖｔｈ段階的書込回路１１２は第２フラッシ
ュメモリ１１５につながっている。

【００１０】図６は書込／消去回路１０８による書込パ
ルスとＶｔｈ段階的書込回路１１２による書込パルスと
を比較するための図である。書込／消去回路１０８で発
生させる書込パルスのパルス幅をＴａとした場合、この
パルス幅Ｔａの間に第１フラッシュメモリ１１０への書
込が行なわれる。Ｖｔｈ段階的書込回路１１２で発生さ
せる書込パルスのパルス幅Ｔｂはパルス幅Ｔａに対して
十分短くし、パルス幅Ｔｂの間に第２フラッシュメモリ
１１５への書込が行なわれる。このため、第２フラッシ
ュメモリ１１５の閾値Ｖｔｈは第１フラッシュメモリ１
１０に対して十分段階的に調整可能である。

【００１１】この段階的に調整された閾値Ｖｔｈを第２
フラッシュメモリ１１５から読み出すことにより、第１
フラッシュメモリ１１０の書換回数を把握することがで
きる。例えば特開平１１−２８３３８１号公報では、第
１フラッシュメモリ１１０の書換回数の読出について、
Ｖｔｈ読出回路１１６による複数種類のリファレンス電
圧と閾値Ｖｔｈとの比較によって、数１００回単位で段
階的に書換回数を把握する方法が示されている。

【００１２】また、第２フラッシュメモリ１１５はメモ
リセル選択回路１１４につながっており、ひとつのメモ
リセルの閾値Ｖｔｈの変化回数が限界になると、次のメ
モリセルの選択を行なう。メモリセル選択回路１１４は
シーケンサ１０１によって制御される。

【００１３】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、書換回数を把握す
るためのリファレンス電圧を予め複数種類用意しなけれ
ばならないという課題があった。

【００１４】また、従来の半導体記憶装置は、複数種類
のリファレンス電圧との比較によって書換回数を段階的
に把握するため、詳細な書換回数が把握できないという
課題があった。

【００１５】さらに、従来の半導体記憶装置は、ＴＥＧ
（テスト用の回路素子群）などを用いて、第２フラッシ
ュメモリの書込パルス発生回数と第２フラッシュメモリ
の閾値Ｖｔｈとの関係を予め評価してリファレンス電圧
を作り込まなければならないという課題があった。

【００１６】この発明は上記のような課題を解決するた
めになされたもので、リファレンス電圧を複数種類用意
することなく、書換回数を詳細に把握することができ、
第２フラッシュメモリへの書込パルス発生回数と第２フ
ラッシュメモリの閾値との関係を製品完了後に評価可能
な半導体記憶装置および書換回数把握方法を提供するこ
とを目的とする。

【００１７】また、この発明は、第１フラッシュメモリ
の使用中に書換可能回数の残量を把握したり、第１フラ
ッシュメモリの書換回数が製品保証範囲内かどうかを把
握することが可能な半導体記憶装置および書換回数把握
方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、アナログ信号を初期値から順次レベル変化さ
せて閾値と比較し、閾値との比較結果が変化した際のア
ナログ信号を元に閾値を読み出して書換回数に換算する
ようにしたものである。

【００１９】この発明に係る半導体記憶装置は、初期値
から順次レベル変化するデジタル信号をアナログ信号に
変換して第２不揮発性メモリのメモリセルへ与え、メモ
リセルのビットラインレベルが変化した際のデジタル信
号値を閾値として書換回数に換算するようにしたもので
ある。

【００２０】この発明に係る半導体記憶装置は、初期値
から順次レベル変化するアナログ信号を第２不揮発性メ
モリのメモリセルへ外部から与え、メモリセルのビット
ラインレベルが変化した際のアナログ信号値を閾値とし
て書換回数に換算するようにしたものである。

【００２１】この発明に係る半導体記憶装置は、第２不
揮発性メモリが複数のメモリセルから構成され、複数の
メモリセルの各閾値を繰上り制御によってそれぞれ段階
的に調整し、各閾値を読み出すと、複数のメモリセルの
閾値変化量限界値で各閾値をそれぞれ重み付して書換回
数に換算するようにしたものである。

【００２２】この発明に係る半導体記憶装置は、第１不
揮発性メモリの書換回数上限値を予め設定するととも
に、書換回数が書換回数上限値に達すると、第１不揮発
性メモリへの書換を停止するようにしたものである。

【００２３】この発明に係る半導体記憶装置は、第２不
揮発性メモリに対するメモリセルの閾値の段階的調整を
一定時間毎に行なうとともに、その時間間隔と、読み出
した第２不揮発性メモリの閾値から把握される第２不揮
発性メモリの閾値調整回数との積を出力するようにした
ものである。

【００２４】この発明に係る書換回数把握方法は、アナ
ログ信号を初期値から順次レベル変化させて閾値と比較
し、閾値との比較結果が変化した際のアナログ信号を元
に閾値を読み出して書換回数に換算するようにしたもの
である。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置の構成を示す図である。図１において、１
はシーケンサ、２は読出信号、３は書込信号、４は消去
信号、５はアドレス、６はデータ、７はデコーダ、８は
書込／消去回路、９は読出回路、１０は第１フラッシュ
メモリ（第１不揮発性メモリ）、１１はＩ／Ｏポート、
１２はＶｔｈ段階的書込回路、１３はフラッシュメモリ
選択信号、１４はメモリセル選択回路、１５は第２フラ
ッシュメモリ（第２不揮発性メモリ）、１６はＶｔｈ読
出回路、１７はＤ／Ａ変換回路（以下、ＤＡＣと略す）
である。

【００２６】第１フラッシュメモリ１０の書換回数の把
握動作について次に説明する。第１フラッシュメモリ１
０の書換回数は、図６のようなパルス幅Ｔｂの書込パル
スによって段階的に調整された第２フラッシュメモリ１
５の閾値Ｖｔｈを読み出して換算することで把握され
る。

【００２７】第１フラッシュメモリ１０の書換回数を把
握するとき、フラッシュメモリ選択信号１３がアクティ
ブ状態になり、Ｖｔｈ読出回路１６に対してシーケンサ
１から読出要求が行なわれる。読出要求を受けたＶｔｈ
読出回路１６は、デジタル信号を最小値から上昇（また
は最大値から下降）させてＤＡＣ１７へ入力し、ＤＡＣ
１７から出力されるアナログ信号の電位（レベル）を上
昇（または下降）させていく。

【００２８】ＤＡＣ１７出力のアナログ信号の電位は第
２フラッシュメモリ１５のメモリセルゲートにつながっ
ている。ＤＡＣ１７からのアナログ信号電位が上昇（ま
たは下降）して閾値Ｖｔｈを上回った（または下回っ
た）ときに、第２フラッシュメモリ１５のビットライン
電位（ビットラインレベル）が反転するようになる。

【００２９】Ｖｔｈ読出回路１６は第２フラッシュメモ
リ１５にもつながっており、アナログ信号電位の上昇
（または下降）によって第２フラッシュメモリ１５のビ
ットラインの電位が反転すると、そのときのデジタル信
号値をＶｔｈ読出回路１６がシーケンサ１へ出力する。
シーケンサ１はＶｔｈ読出回路１６からのデジタル信号
値をデータ６へ出力する。データ６のデジタル信号値を
Ｉ／Ｏポート１１から読み出すことによって、第２フラ
ッシュメモリ１５の書換回数を詳細に把握できる。

【００３０】このように、図１の半導体記憶装置では、
Ｖｔｈ読出回路１６によってデジタル信号を発生して、
初期値（最大値または最小値）から順次レベル変化（下
降または上昇）させているので、閾値Ｖｔｈと比較する
ための複数種類のリファレンス電圧を予め用意する必要
がなくなっている。

【００３１】また、ＤＡＣ１７によってデジタル信号を
アナログ信号に変換して第２フラッシュメモリ１５の閾
値Ｖｔｈと比較しているので、従来と比較して、閾値Ｖ
ｔｈつまり第１フラッシュメモリ１０の書換回数をＤＡ
Ｃ１７の精度に応じてより詳細に把握できる。

【００３２】さらに、従来と異なり、ＴＥＧなどを用い
て、第２フラッシュメモリ１５の書込パルス発生回数と
第２フラッシュメモリ１５の閾値Ｖｔｈとの関係を予め
評価してリファレンス電圧を作り込む必要がなくなり、
第２フラッシュメモリ１５への書込パルス発生回数と第
２フラッシュメモリ１５の閾値Ｖｔｈとの関係を製品完
了後に評価できる。

【００３３】なお、第２フラッシュメモリ１５が複数の
メモリセルから構成されている場合には、第２フラッシ
ュメモリ１５への書込方法を次のようにしても良い。

【００３４】つまり、１番目のメモリセルの閾値Ｖｔｈ
変化量が限界になると、２番目のメモリセルに１回書込
を行なうと同時に、限界になった１番目のメモリセルの
閾値Ｖｔｈを初期値に戻す。その後、１番目のメモリセ
ルに再び書込を行ない始め、再びその１番目のメモリセ
ルの閾値Ｖｔｈ変化量が限界になった時、次の２番目の
メモリセルに２回目の書込を行なうと同時に、限界にな
った１番目のメモリセルの閾値Ｖｔｈを再度初期値に戻
す。以下、同様の動作をさらに上位のメモリセルまで順
次繰上り制御して、書換回数の記憶に利用する。

【００３５】このように、第２フラッシュメモリ１５を
複数のメモリセルで数ビット構成にし、複数のメモリセ
ルを繰上り制御して書換回数を記憶させる。第１フラッ
シュメモリ１０の書換回数は、第２フラッシュメモリ１
５の各メモリセルの閾値Ｖｔｈ変化量限界値で各閾値Ｖ
ｔｈを重み付けして把握する。このことにより、膨大な
書換回数を記憶させることができる。

【００３６】以上のように、この実施の形態１によれ
ば、第１フラッシュメモリ１０の書換回数の把握時に、
デジタル信号を発生して初期値から順に変化させるとと
もに、第２フラッシュメモリ１５のビットライン電位が
反転したときのデジタル信号値をシーケンサ１へ出力す
るＶｔｈ読出回路１６と、デジタル信号をアナログ信号
に変換して第２フラッシュメモリ１５のメモリセルへ与
えるＤＡＣ１７とを備えるようにしたので、複数種類の
リファレンス電圧を予め用意することなく、従来と比較
して第２フラッシュメモリ１５の閾値Ｖｔｈをより詳細
に読み出すことができるようになり、第１フラッシュメ
モリ１０の書換回数を詳細に把握できるという効果が得
られ、第２フラッシュメモリ１５への書込パルス発生回
数と第２フラッシュメモリ１５の閾値Ｖｔｈとの関係を
製品完了後に評価できるという効果が得られ、第１フラ
ッシュメモリ１０の使用中に書換可能回数の残量を把握
したり、第１フラッシュメモリ１０の書換回数が製品保
証範囲内かどうかを把握できるという効果が得られる。

【００３７】また、この実施の形態１によれば、第２フ
ラッシュメモリ１５が複数のメモリセルから構成されて
いる場合には、各メモリセルを繰上り制御して書換回数
を記憶するとともに、各メモリセルの閾値Ｖｔｈ変化量
限界値によって各閾値Ｖｔｈを重み付して書換回数を把
握するようにしたので、膨大な書換回数を把握できると
いう効果が得られる。

【００３８】実施の形態２．Ｖｔｈ読出回路１６でデジ
タル信号を発生してＤＡＣ１７でアナログ信号に変換す
る代わりに、初期値から順次レベル変換するアナログ信
号を第２フラッシュメモリ１５へ外部から与えるように
しても良い。このようにすることで、半導体記憶装置の
構成を簡略化できるようになる。

【００３９】図２はこの発明の実施の形態２による半導
体記憶装置の構成を示す図であり、図１と同一符号は同
一または相当する構成である。図２において、１８はＶ
ｔｈ外部読出回路であり、書換回数読出時に第２フラッ
シュメモリ１５のビットライン電位が反転すると、その
結果をシーケンサ１に出力する。１９は外部からアナロ
グ信号が与えられるＩ／Ｏピン、２０はＩ／Ｏピン１９
と第２フラッシュメモリ１５とを回路的に切断／接続す
るセレクタである。

【００４０】次に動作について説明する。セレクタ２０
は通常閉じており、Ｉ／Ｏピン１９と第２フラッシュメ
モリ１５とはセレクタ２０によって回路的に切断されて
いる。第２フラッシュメモリ１５の段階的な閾値Ｖｔｈ
の読出時になると、シーケンサ１からＶｔｈ外部読出回
路１８に読出要求が行なわれる。Ｖｔｈ外部読出回路１
８はセレクタ２０を開けてＩ／Ｏピン１９と第２フラッ
シュメモリ１５のメモリセルゲートとを接続する。

【００４１】半導体記憶装置の外部からは、最小値（ま
たは最大値）のアナログ信号がＩ／Ｏピン１９へ入力さ
れ、このアナログ信号値を順次上昇（または下降）させ
ていく。セレクタ２０が開いているので、Ｉ／Ｏピン１
９からのアナログ信号は、実施の形態１と同様に第２フ
ラッシュメモリ１５のメモリセルゲートへ与えられる。

【００４２】Ｖｔｈ外部読出回路１８は第２フラッシュ
メモリ１５にもつながっており、Ｉ／Ｏピン１９からの
外部アナログ信号の電位変化で第２フラッシュメモリ１
５のビットライン電位が反転したとき、その結果をシー
ケンサ１に出力する。シーケンサ１はＶｔｈ外部読出回
路１８からのビットライン電位の反転結果をデータ６に
Ｈ→Ｌ（またはＬ→Ｈ）の変化で出力する。

【００４３】データ６の値をＩ／Ｏポート１１から読出
し、Ｉ／Ｏピン１９へ与えたアナログ信号電位との関係
から第２フラッシュメモリ１５の段階的な閾値Ｖｔｈを
読出すと、閾値Ｖｔｈの換算によって第２フラッシュメ
モリ１５の書換回数を把握できる。実施の形態１と異な
り、ＤＡＣ１７などが不要になり、回路構成を簡略化す
ることができる。

【００４４】なお、第２フラッシュメモリ１５が複数の
メモリセルで構成されている場合には、実施の形態１と
同様に複数のメモリセルを繰上り制御しても良く、膨大
な書換回数を把握できる。

【００４５】以上のように、この実施の形態２によれ
ば、Ｖｔｈ読出回路１６，ＤＡＣ１７の代わりに、Ｖｔ
ｈ外部読出回路１８，Ｉ／Ｏピン１９およびセレクタ２
０を設け、書換回数把握時にＩ／Ｏピン１９およびセレ
クタ２０を介してアナログ信号を外部から与えるように
し、第２フラッシュメモリ１５のビットライン電位が反
転したときのアナログ信号の電位から閾値Ｖｔｈを読み
出すようにしたので、実施の形態１の効果に加えて、Ｄ
ＡＣ１７などが不要になって、半導体記憶装置の回路構
成を簡略化できるという効果が得られる。

【００４６】実施の形態３．第１フラッシュメモリ１０
の書換回数上限値（書換保証回数に相当する数値）をシ
ーケンサに設定しておき、書換回数上限値と書換回数と
の比較・対照によって、シーケンサが以後の書込・消去
を禁止するようにしても良い。

【００４７】図３はこの発明の実施の形態３による半導
体記憶装置の構成を示す図であり、図１と同一符号は同
一または相当する構成である。図３において、２１はシ
ーケンサ、２２はシーケンサ２１に予め設定された第１
フラッシュメモリ１０の書換回数上限値である。

【００４８】次に動作について説明する。実施の形態１
と同様の動作によって、第１フラッシュメモリ１０の書
込／消去毎に第２フラッシュメモリ１５から書換回数を
読み出す。そして第１フラッシュメモリ１０の書換回数
が書換回数上限値２２に達したとき、シーケンサ２１が
書込／消去回路８に対して書込／消去要求を行なわない
ようにする。

【００４９】以上のように、この実施の形態３によれ
ば、第１フラッシュメモリ１０の書換回数上限値をシー
ケンサ２１に予め設定し、第１フラッシュメモリ１０の
書換回数が書換回数上限値２２に達したときにシーケン
サ２１が書込／消去回路８に対して書込／消去要求を停
止するようにしたので、第１フラッシュメモリ１０の書
換保証回数を超過した書込を防ぐことができるという効
果が得られ、第１フラッシュメモリ１０の書換を製品保
証範囲内で行なうことができるという効果が得られる。

【００５０】もちろん、この実施の形態３を実施の形態
２に適用しても良く、同様の効果が得られる。

【００５１】実施の形態４．この実施の形態４では、実
施の形態１の構成にタイマ回路を設けて、半導体記憶装
置の積算通電時間を把握する手法について説明する。

【００５２】図４はこの発明の実施の形態４による半導
体記憶装置の構成を示す図であり、図１と同一符号は同
一または相当する構成である。図４において、２３はシ
ーケンサ、２４は半導体記憶装置が通電している間のみ
カウント動作を行なうタイマ回路である。

【００５３】次に動作について説明する。シーケンサ２
３の書込信号３にはタイマ回路２４が接続されており、
タイマ回路２４は半導体記憶装置が通電している間のみ
カウント動作を行ない、一定時間毎に書込信号３をアク
ティブにし、Ｖｔｈ段階的書込回路１２により段階的に
閾値を調整して第２フラッシュメモリ１５に書込を行な
う。読出信号２をアクティブにしたとき、第２フラッシ
ュメモリ１５のビットライン電位が反転したときのデジ
タル信号値がＶｔｈ読出回路１６よりシーケンサ２３に
出力される。

【００５４】シーケンサ２３はＶｔｈ読出回路１６から
のデジタル信号値とタイマ回路２４によって制御された
書込信号３がアクティブになる時間間隔との積をデータ
６に出力する。このデータ６の値をＩ／Ｏポート１１か
ら読み出すことによって半導体記憶装置の積算通電時間
を算出できる（第２フラッシュメモリ１５のＶｔｈ変化
回数×書込時間間隔＝積算通電時間）。この積算通電時
間が半導体記憶装置の保証範囲内かどうかを調べれば、
製品寿命内かどうかを把握できるようになる。

【００５５】以上のように、この実施の形態４によれ
ば、半導体記憶装置が通電している間のみカウント動作
を行ない、一定時間毎に書込信号３をアクティブにして
第２フラッシュメモリ１５にＶｔｈ段階的書込回路１２
により、段階的に閾値を調整して書込を行なうタイマ回
路２４を備え、読出信号２をアクティブにしたときに、
第２フラッシュメモリ１５のビットライン電位が反転し
たときのＶｔｈ読出回路１６からのデジタル信号値とタ
イマ回路２４によって制御された書込信号３がアクティ
ブになる時間間隔との積をシーケンサ２３がデータ６に
出力するようにしたので、半導体記憶装置の積算通電時
間を算出できるという効果が得られる。

【００５６】この実施の形態４を実施の形態２に適用す
る場合には、第２フラッシュメモリのビットライン電位
が反転する外部アナログ電位と、タイマ回路によって制
御された書込信号発生時間間隔との積より、積算通電時
間の算出が可能である。

【００５７】

【発明の効果】以上のように、この発明によれば、アナ
ログ信号を初期値から順次レベル変化させて閾値と比較
し、閾値との比較結果が変化した際のアナログ信号を元
に閾値を読み出して書換回数に換算するようにしたの
で、複数種類のリファレンス電圧を予め用意することな
く、従来と比較して第２不揮発性メモリの閾値をより詳
細に読み出すことができるようになり、第１不揮発性メ
モリの書換回数を詳細に把握できるという効果が得ら
れ、第２不揮発性メモリへの書込パルス発生回数と第２
不揮発性メモリの閾値との関係を製品完了後に評価でき
るという効果が得られ、第１不揮発性メモリの使用中に
書換可能回数の残量を把握したり、第１不揮発性メモリ
の書換回数が製品保証範囲内かどうかを把握できるとい
う効果が得られる。

【００５８】この発明によれば、初期値から順次レベル
変化するデジタル信号をアナログ信号に変換して第２不
揮発性メモリのメモリセルへ与え、メモリセルのビット
ラインレベルが変化した際のデジタル信号値を閾値とし
て書換回数に換算するようにしたので、複数種類のリフ
ァレンス電圧を予め用意することなく、従来と比較して
第２不揮発性メモリの閾値をより詳細に読み出すことが
できるようになり、第１不揮発性メモリの書換回数を詳
細に把握できるという効果が得られ、第２不揮発性メモ
リへの書込パルス発生回数と第２不揮発性メモリの閾値
との関係を製品完了後に評価できるという効果が得ら
れ、第１不揮発性メモリの使用中に書換可能回数の残量
を把握したり、第１不揮発性メモリの書換回数が製品保
証範囲内かどうかを把握できるという効果が得られる。

【００５９】この発明によれば、初期値から順次レベル
変化するアナログ信号を第２不揮発性メモリのメモリセ
ルへ外部から与え、メモリセルのビットラインレベルが
変化した際のアナログ信号値を閾値として書換回数に換
算するようにしたので、半導体記憶装置の回路構成を簡
略化でき、複数種類のリファレンス電圧を予め用意する
ことなく、従来と比較して第２不揮発性メモリの閾値を
より詳細に読み出すことができるようになり、第１不揮
発性メモリの書換回数を詳細に把握できるという効果が
得られ、第２不揮発性メモリへの書込パルス発生回数と
第２不揮発性メモリの閾値との関係を製品完了後に評価
できるという効果が得られ、第１不揮発性メモリの使用
中に書換可能回数の残量を把握したり、第１不揮発性メ
モリの書換回数が製品保証範囲内かどうかを把握できる
という効果が得られる。

【００６０】この発明によれば、第２不揮発性メモリが
複数のメモリセルから構成され、複数のメモリセルの各
閾値を繰上り制御によってそれぞれ段階的に調整し、各
閾値を読み出すと、複数のメモリセルの閾値変化量限界
値で各閾値をそれぞれ重み付して書換回数に換算するよ
うにしたので、膨大な書換回数を把握できるという効果
が得られる。

【００６１】この発明によれば、第１不揮発性メモリの
書換回数上限値を予め設定するとともに、書換回数が書
換回数上限値に達すると、第１不揮発性メモリへの書換
を停止するようにしたので、第１不揮発性メモリの書換
保証回数を超過した書込を防ぐことができるという効果
が得られ、第１不揮発性メモリの書換を製品保証範囲内
で行なうことができるという効果が得られる。

【００６２】この発明によれば、第２不揮発性メモリに
対するメモリセルの閾値の段階的調整を一定時間毎に行
なうとともに、その時間間隔と、読み出した第２不揮発
性メモリの閾値から把握される第２不揮発性メモリの閾
値調整回数との積を出力するようにしたので、半導体記
憶装置の積算通電時間を算出できるという効果が得られ
る。

【００６３】この発明によれば、アナログ信号を初期値
から順次レベル変化させて閾値と比較し、閾値との比較
結果が変化した際のアナログ信号を元に閾値を読み出し
て書換回数に換算するようにしたので、複数種類のリフ
ァレンス電圧を予め用意することなく、従来と比較して
第２不揮発性メモリの閾値をより詳細に読み出すことが
できるようになり、第１不揮発性メモリの書換回数を詳
細に把握できるという効果が得られ、第２不揮発性メモ
リへの書込パルス発生回数と第２不揮発性メモリの閾値
との関係を製品完了後に評価できるという効果が得ら
れ、第１不揮発性メモリの使用中に書換可能回数の残量
を把握したり、第１不揮発性メモリの書換回数が製品保
証範囲内かどうかを把握できるという効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体記憶装
置の構成を示す図である。

【図２】 この発明の実施の形態２による半導体記憶装
置の構成を示す図である。

【図３】 この発明の実施の形態３による半導体記憶装
置の構成を示す図である。

【図４】 この発明の実施の形態４による半導体記憶装
置の構成を示す図である。

【図５】 従来の半導体記憶装置の構成を示す図であ
る。

【図６】 書込／消去回路による書込パルスとＶｔｈ段
階的書込回路による書込パルスとを比較するための図で
ある。

【符号の説明】

１ シーケンサ、２ 読出信号、３ 書込信号、４ 消
去信号、５ アドレス、６ データ、７ デコーダ、８
書込／消去回路、９ 読出回路、１０ 第１フラッシ
ュメモリ（第１不揮発性メモリ）、１１ Ｉ／Ｏポー
ト、１２ Ｖｔｈ段階的書込回路、１３ フラッシュメ
モリ選択信号、１４ メモリセル選択回路、１５ 第２
フラッシュメモリ（第２不揮発性メモリ）、１６ Ｖｔ
ｈ読出回路、１７ Ｄ／Ａ変換回路（ＤＡＣ）、１８
Ｖｔｈ外部読出回路、１９ Ｉ／Ｏピン、２０ セレク
タ、２１ シーケンサ、２２ 書換回数上限値、２３
シーケンサ、２４ タイマ回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１不揮発性メモリに対するデータの書
   換毎に第２不揮発性メモリのメモリセルの閾値を段階的
   に調整するとともに、上記閾値を読み出して上記第１不
   揮発性メモリの書換回数を把握する半導体記憶装置にお
   いて、 アナログ信号を初期値から順次レベル変化させて上記閾
   値と比較し、上記閾値との比較結果が変化した際の上記
   アナログ信号を元に上記閾値を読み出して上記書換回数
   に換算することを特徴とする半導体記憶装置。
2. 【請求項２】 初期値から順次レベル変化するデジタル
   信号をアナログ信号に変換して第２不揮発性メモリのメ
   モリセルへ与え、上記メモリセルのビットラインレベル
   が変化した際の上記デジタル信号値を閾値として書換回
   数に換算することを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 初期値から順次レベル変化するアナログ
   信号を第２不揮発性メモリのメモリセルへ外部から与
   え、上記メモリセルのビットラインレベルが変化した際
   の上記アナログ信号値を閾値として書換回数に換算する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】 第２不揮発性メモリが複数のメモリセル
   から構成され、上記複数のメモリセルの各閾値を繰上り
   制御によってそれぞれ段階的に調整し、上記各閾値を読
   み出すと、上記複数のメモリセルの閾値変化量限界値で
   上記各閾値をそれぞれ重み付して書換回数に換算するこ
   とを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 第１不揮発性メモリの書換回数上限値を
   予め設定するとともに、書換回数が上記書換回数上限値
   に達すると、上記第１不揮発性メモリへの書換を停止す
   ることを特徴とする請求項１記載の半導体記憶装置。
6. 【請求項６】 第２不揮発性メモリに対するメモリセル
   の閾値の段階的調整を一定時間毎に行なうとともに、そ
   の時間間隔と、読み出した上記第２不揮発性メモリの上
   記閾値から把握される上記第２不揮発性メモリの閾値調
   整回数との積を出力することを特徴とする請求項１記載
   の半導体記憶装置。
7. 【請求項７】 第１不揮発性メモリに対するデータの書
   換毎に第２不揮発性メモリのメモリセルの閾値を段階的
   に調整するとともに、上記閾値を読み出して上記第１不
   揮発性メモリの書換回数を把握する書換回数把握方法に
   おいて、 アナログ信号を初期値から順次レベル変化させて上記閾
   値と比較し、上記閾値との比較結果が変化した際の上記
   アナログ信号を元に上記閾値を読み出して上記書換回数
   に換算することを特徴とする書換回数把握方法。