JPH02103629A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘立１ 本発明はデータ処理システムに関し、特に制御記憶に格
納されたマイクロプログラムの順序制御に関する。

良米韮韮 従来、データ処理システムは、第５図に示すように、マ
イクロプログラムが格納された制御記憶（Ｃ３）１と、
マイクロプログラムのアドレスを保持するアドレスレジ
スタ（Ｃ８Ａ）２と、制御記憶１から読出されたマイク
ロプログラムを保持する命令レジスタ（Ｃ３Ｒ）３と、
分岐判定ロジック回路（ＢＲＬ）１１と、デコーダ（Ｄ
ＥＣ）５と、デコーダ５からのデータを保持するデータ
レジスタ（ＤＥＣＲ）６と、分岐条件を保持する分岐条
件レジスタ（Ｓ）７とを含んで構成されている。

制御記憶１は偶数アドレスのマイクロプログラムを格納
する制御記憶１−１と、奇数アドレスのマイクロプログ
ラムを格納する制御記憶１−２とから構成され、アドレ
スレジスタ２に保持されたアドレスの最下位ビットを除
いた部分によりアクセスされる。

命令レジスタ３には分岐判定ロジック回路１１からの選
択信号１０１により制御記＋１ｉ１−１と制御記憶１−
２とのうち一方からのマイクロプログラムが選択されて
保持される。

命令レジスタ３に保持されたマイクロプログラムの各フ
ィールドの出力が図示せぬ個々の回路に直接入力され、
個々の回路を同時に制御することにより該マイクロプロ
グラムが実行される。

デコーダ５は命令レジスタ３に保持されたマイクロプロ
グラムのフィールドの一つにより索引され、デコーダ５
からの出力データがデータレジスタ６に保持される。デ
ータレジスタ６に保持されたデコーダ５からの出力デー
タの各フィールドの出力が図示せぬ他の個々の回路に直
接入力され、他の個々の回路を同時に制御する。

分岐条件レジスタ７はデータレジスタ６に保持されたデ
コーダ５からの出力データのフィールドの一つにより制
御される。

アドレスレジスタ２には保持しているアドレスにより制
御記憶１から読出されたマイクロプログラム中のネクス
トアドレス（ＮＡ）が次のタイミングでセットされ、ア
ドレスレジスタ２にセットされたネクストアドレスによ
り次のマイクロプログラムが制御記憶１から読出される
。上記の動作により゛制御記憶１から順次マイクロプロ
グラムが読出されて実行されていく。

分岐判定ロジック回路１１は、第６図に示すように、ア
ンドゲート１１−１〜１１−４とオアゲート１１−５，
１１６とにより構成されている。アンドゲート１１−１
〜１１−４は命令レジスタ３からの分岐コマンドＣＯ〜
Ｃ３と分岐条件レジスタ７からの分岐条件ＳＯ〜Ｓ３と
の論理積演算を夫々行い、その演３１．結果をオアゲー
ト１１−５に出力する。

オアゲート１１−５はアンドゲート１１−１〜１１−４
の演算結果の論理和演算を行い、その演算結果をオアゲ
ート１１−６に出力する。オアゲート１１−６はこのオ
アゲート１ｔ−ｓの演算結果によりアドレスレジスタ２
に保持されたアドレスの最下位ビットを修飾する。

これにより、アドレスレジスタ２に保持するアドレスを
偶数（アドレスの最下位ビットが“０”）にしておくこ
とで、分岐コマンドｃＯ〜ｃ３と分岐条件ＳＯ〜Ｓ３と
によって、アドレスレジスタ２に保持されたアドレスと
、このアドレスに１を加算したアドレスとに分岐するこ
とができる。

分岐しないときには分岐コマンドＣＯ〜Ｃ３が全て値″
Ｏｎであり、アドレスの最下位ビットを修飾することは
ない。

ここで、第７図に示すように、アドレスレジスタ２から
のアドレスＡにより制御記憶１から読出されたマイクロ
プログラムによって分岐条件レジスタ７に保持された分
岐条件が更新される場合には、命令レジスタ３から分岐
条件を更新するコマンドが発行されると、実際に分岐条
件が確定するのはｔ４のタイミングとなる（第８図参照
）。

したがって、ｔ４のタイミングで確定する分岐条件で分
岐を行うには、ｔ４のタイミングで命令レジスタ３上の
分岐コマンドＣＯ〜Ｃ３と分岐条件レジスタ７上の分岐
条件ＳＯ〜Ｓ３によって、ｔ５のタイミングで命令レジ
スタ３に保持されるマイクロプログラムのアドレスがＣ
となるかＣ＋１となるかが分岐判定ロジック回路１１で
決定されるので、ｔ３のタイミングで分岐コマンドを発
行することになる。

すなわち、分岐条件が確定するまで分岐コマンドの発行
を待合わせるために、ｔ２のタイミングでＮＯＰ　（Ｎ
ｏ　０ｐｒａｔｉｏｎ　；アドレスＦ）を発行し、ｔ３
のタイミングで分岐コマンドを発行することになる。

このような従来のデータ処理システムでは、分岐条件が
確定するタイミングで分岐判定コマンドを発行して条件
分岐を行っているが、この分岐条件を更新し、その更新
結果により分岐する場合には、更新された分岐条件が確
定するまで分岐判定コマンドの発行を待合わせる必要が
あるので、分岐処理が遅くなるという欠点がある。

また、更新された分岐条件が確定するまで分岐判定コマ
ンドの発行を待合わせるため、Ｎ０Ｐ（なにもしないコ
マンド）の発行などのように待合わせのためのムダなス
テップが増えてしまうという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラムの分岐処理を高速に
実行することができ、無駄なマイクロプログラムのステ
ップを削除することができるデータ処理システムの提供
を目的とする。

発明の構成 本発明によるデータ処理システムは、制御記憶に格納さ
れたマイクロプログラムにより制御されるデータ処理シ
ステムであって、前記マイクロプログラムのシーケンス
がある条件で分岐するとき、該分岐条件が確定する前に
分岐コマンドを発行し一該分岐コマントの一つ前の分岐
コマンドで分岐した分岐方向に該分岐コマンドを予測分
岐させる予測分岐手段と、該分岐条件が確定したタイミ
ングで前記予測分岐手段により予測分岐された分岐方向
が正しい分岐方向か否かを判定する判定手段と、前記判
定手段により前記予測分岐された分岐方向が不正である
と判定されたとき、実行された分岐コマンドのアドレス
を保持するレジスタと、前記判定手段により前記予測分
岐された分岐方向が不正であると判定されたとき、前記
予測分岐された分岐方向の処理を無効化する無効化手段
と、前記判定手段により前記予測分岐された分岐方向が
不正であると判定されたとき、前記レジスタに保持され
た内容により前記正しい分岐方向の処理を開始する手段
とを設けたことを特徴とする。

叉里３ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるデータ処理シ
ステムは、分岐判定ロジック回路（ＢＲＬ）４と、アド
レスレジスタ（Ｒ３Ａ）８と、分岐コマンドレジスタ（
Ｃ）９と、セレクタ１０とを除いて第５図に示す従来例
のデータ処理システムと同様の構成となっており、同一
の構成部品には同一符号が付しである。

また、それら構成部品の動作も第５図〜第８図に示す従
来例のデータ処理システムの動作と同様であるので、以
下本発明の一実施例の特徴のみ説明する。

アドレスレジスタ８には１タイミング前にアドレスレジ
スタ２に保持されたアドレスが保持される。

分岐コマンドレジスタ９には命令レジスタ３がらの分岐
コマンドが、分岐条件が確定するタイミングで保持され
る。

セレクタ１０は分岐判定ロジック回路４からの出力信号
１０２により、アドレスレジスタ２に保持されたアドレ
スとアドレスレジスタ８に保持されたアドレスとのうち
一方を選択して制御記憶１に供給する。まノ；、選択さ
れたアドレスの最下位ビットは分岐判定ロジック回路４
に出力される。

第２図は分岐判定ロジック回路４の詳細な構成を示す回
路図である０図において、分岐判定ロジック回路４はア
ンドゲート４１〜４６と、オアゲート４７〜５１と、レ
ジスタ５２と、比較器５３と、セレクタ５４とにより構
成されている。

アンドゲート４１〜４４は分岐コマンドレジスタ９から
の分岐コマンドＣ１０〜Ｃ１３と分岐条件レジスタ７か
らの分岐条件ｓＯ〜ｓ３との論理積演算を夫々行い、そ
の演算結果をオアゲート４８に出力する。

また、分岐コマンドレジスタ９からの分岐コマンドＣＩ
Ｏ〜Ｃ１３はオアゲート４７に入力されて論理和がとら
れ、その結果がアンドゲート４５と比較器５２とに出力
されるとともに、その結果の反転値がオアゲート５１に
出力される。したがって、オアゲート４７は分岐コマン
ドレジスタ９がちの分岐コマンドＣ１０〜Ｃ１３のうち
少なくとも一つが値″１″のとき、すなわち分岐コマン
ドＣＩＯ〜Ｃ１３が分岐判定を指示するときに値“１”
を出力する。

オアゲート４８はアンドゲート４１〜４４の演算結果の
論理和演算を行い、その演算結果をオアゲート４９に出
力する。オアゲート４９はこのオアゲート４８の演算結
果によりセレクタ１０で選択されたアドレスの最下位ビ
ットを修飾してレジスタ５２と比較器５３とセレクタ５
４とに出力する。

命令レジスタ３からの分岐コマンドＣＯ〜Ｃ３は各々オ
アゲート５０に入力されて論理和がとられ、その結果が
アンドゲート４６に出力される。

したがって、オアゲート５０は命令レジスタ３からの分
岐コマンドＣＯ〜Ｃ３のうち少なくとも一つが値“１″
のとき、すなわち分岐コマンドＣＯ〜Ｃ３が分岐判定を
指示するときに値“１”を出力する。

レジスタ５２にはオアゲート４９で修飾されたアドレス
の最下位ビットが、オアゲート４７の値が“１″のとき
にセットされ、レジスタ５２に保持された内容は比較器
５３に出力される。

比較器５３はオアゲート４９で修飾されたアドレスの最
下位ビットとレジスタ５２に保持された内容との比較を
行い、その比較結果が不一致を示すときに値“１″をア
ンドゲート４５に出力するとともに、その反転値をオア
ゲート５１に出力する。

アンドゲート４５はオアゲート４７の演算結果と比較器
５３の比較結果との論理積演算を行い、その演算結果を
セレクタ１０と装置内の他の回路（図示せず）とに出力
信号１０２として出力する。

オアゲート５１はオアゲート４７の演算結果の反転値と
比較器５３の比較結果の反転値との論理和演算を行い、
その演算結果をアンドゲート４６に出力する。

アンドゲート４６はオアゲート５０の演算結果とオアゲ
ート５１の演算結果との論理積演算を行い、その演算結
果をセレクタ５４への選択信号として出力する。

セレクタ５４はオアゲート４９で修飾されたアドレスの
最下位ビットと、レジスタ５２に保持された内容とのう
ち一方をアンドゲート４６からの選択信号により選択し
、命令レジスタ３に選択信号１０１として出力する。す
なわち、セレクタ５４はアンドゲート４６からの選択信
号が０″のときにオアゲート４９で修飾されたアドレス
の最下位ビットを命令レジスタ３に出力し、アンドゲー
ト４６からの選択信号が“１″のときにレジスタ５２に
保持された内容を命令レジスタ３に出力する。

第３図は本発明の一実施例のマイクロプログラムのフロ
ーチャートである。

第４図は本発明の一実施例の動作を示すタイミングチャ
ートである。第４図（ａ）は分岐予測成功時のタイミン
グチャートを示し、第４図（ｂ）は分岐予測不成功時の
タイミングチャートを示している。

これら第１図〜第４図を用いて本発明の一実施例の動作
について説明する。

ｔｌのタイミングでアドレスＡがアドレスレジスタ２か
ら制御記憶１に供給されると、し２のタイミングで分岐
条件を更新するコマンドが命令レジスタ３にセットされ
て発行され、このコマンドの発行により更新された分岐
条件はｔ４のタイミングで確定される。

アドレスＡの供給に続いて、ｔ２のタイミングでアドレ
スＢがアドレスレジスタ２から制御記憶１に供給される
と、ｔ３のタイミングで分岐判定を指示する分岐コマン
ドが命令レジスタ３にセットされて発行される。

この分岐コマンドの発行により、分岐判定ロジック回路
４のオアゲート５０の値が“１″となるが、この時オア
ゲート５１の値も“１”であればアンドゲート４６の値
が“１”となって、セレクタ５４はレジスタ５２に保持
された内容を選択して命令レジスタ３に出力する。これ
により、ｔ３のタイミングでレジスタ５２に保持された
内容の方向に予測分岐される。

すなわち、分岐コマンドレジスタ９からの分岐コマンド
Ｃ１０〜Ｃ１３がすべて値“０′のときか、または比較
器５３の比較結果が一致のときにオアゲート５１の値が
“１″となるので、セレクタ５４ではレジスタ５２に保
持された内容が選択される。したがって、レジスタ５２
の値が“０″であれば、ｔ３のタイミングでアドレスレ
ジスタ２に保持されたアドレスＣにより制御記憶１から
読出されたマイクロプログラムがｔ４のタイミングで命
令レジスタ３にセットされ、アドレスＣへの予測分岐が
行われる。

ｔ３のタイミングで発行された分岐判定を指示する分岐
コマンドは、ｔ４のタイミングで分岐コマンドレジスタ
９にセットされることにより分岐判定が指示されると、
分岐判定ロジック回路４のオアゲート４７の値が１”と
なる。

また、ｔ４のタイミングでは確定した分岐粂件ＳＯ〜Ｓ
３と分岐コマンドレジスタ９からの分岐コマンドＣ１０
〜ＣＩ３とによって、アンドゲート４１〜４４でその分
岐判定の結果が求まり、オアゲート４９で分岐判定の結
果によりセレクタ１０で選択されたアドレスの最下位ビ
ットが修飾される。

比較器５３はオアゲート４９で修飾されたアドレスの最
下位ビットとレジスタ５２の内容とを比較し、その比較
結果が一致すれば、ｔ４のタイミングでアドレスレジス
タ２に保持されたアドレスＤにより制御記憶１から読出
されたマイクロプログラムがｔ５のタイミングで命令レ
ジスタ３にセットされる［第４図（ａ）参照］。

すなわち、比較器５３の比較結果が一致を示す場合には
、ｔ３のタイミングで行われた予測分岐が成功したこと
になる。

一方、比較器５３での比較結果が不一致のときには、ｔ
３のタイミングで行われた予ｎ１分岐が失敗したことに
なり、ｔ４のタイミングで分岐判定ロジック回路４のア
ンドゲート４５の値が１″となる。

アンドゲート４５の値が１”となることにより、他の回
路への出力信号１０２が“１”となって、直ちに命令レ
ジスタ３に保持されたマイクロプログラムの各フィール
ドの出力を無効化するととらに、次のタイミングでデー
タレジスタ６に保持されたデコーダ５からの出力データ
の各フィールドの出力を無効化して、予測分岐が失敗し
たアドレスＣのマイクロプログラムの実行を抑止する。

アンドゲート４５の値が“１”となることによって予測
分岐が失敗したマイクロプログラムの実行が抑止される
とともに、ｔ４のタイミングでオアゲート５１の値が“
Ｏ”となることによりアンドゲート４６の値が“Ｏｎと
なるので、セレクタ５４ではオアゲート４つで修飾され
たアドレスの最下位ビットが選択される。

しかしながら、ｔ４のタイミングでアドレスレジスタ２
にはアドレスＤが保持されているため、分岐先のアドレ
スがＤ＋１となってしまうので、これを回避するために
アドレスレジスタ８が設けられている。

すなわち、アドレスレジスタ８には１タイミング前のア
ドレスレジスタ２の値（アドレスＣ）が保持されており
、ｔ４のタイミングでアンドゲート４５からの出力信号
１０２がＭｉｌ＋となるので、セレクタ１０でアドレス
レジスタ８に保持されたアドレスＣが選択され、アドレ
スＣが制御記憶１に供給される。したがって、命令レジ
スタ３にはアドレスＣ＋１から読出されたマイクロプロ
グラムがセットされる［第４図（ａ）参照］。

このとき、レジスタ５２にはｔ４のタイミングでオアゲ
ート４つで修飾されたアドレスの最下位ビットがセット
される。レジスタ５２の値は命令レジスタ３から分岐コ
マンドが発行される毎に更新され、レジスタ５２に保持
された分岐方向は予測分岐が行われるタイミングで使用
される。

上述の処理により、マイクロプログラムの分岐処理は予
測分岐が成功すれば１タイミング速く実行することがで
き、また無駄なマイクロプログラムのステップも要らな
くなる。

一般に、マイクロプログラムの構造として分岐を予測す
ることは容易であるケースが多く、たとえばマイクロプ
ログラムがループ（ＬＯＯＤ）を構成している場合には
、ループを抜は出す分岐がループを続行する分岐よりも
その頻度が少ないというケースがある。このようなケー
スではループを続行する分岐の回数が多いほど高い確率
で予測分岐が成功し、分岐処理の効率が向上する。

このように、制御記憶１に格納されたマイクロプログラ
ムのシーケンスがある条件で分岐するとき、該分岐条件
が確定する前に分岐コマンドを発行し、該分岐コマンド
の一つ前の分岐コマンドで分岐した分岐方向に該分岐コ
マンドを予測分岐させ、この予測分岐された分岐方向が
正しい分岐方向か否かを比較器５３により判定し、この
判定の結果、予測分岐された分岐方向が不正であると判
定されたとき、予測分岐された分岐方向の処理を無効化
するとともに、アドレスレジスタ８に保持されな１タイ
ミング前のアドレスレジスタ２の値により正しい分岐方
向の処理を開始するようにすることによって、マイクロ
プログラムの分岐処理を高速に実行することができ、Ｎ
ＯＰのような無駄なマイクロプログラムのステップを削
除することができる。

尚、本発明の一実施例においては、分岐方向が２方向の
場合について説明したが一多方向分岐の場合にも適用で
きることは明白であり、これに限定されない。

発明の詳細 な説明したように本発明によれば、制御記憶に格納され
たマイクロプログラムのシーケンスがある条件で分岐す
るとき、該分岐条件が確定する前に分岐コマンドを発行
し、該分岐コマンドの一つ前の分岐コマンドで分岐した
分岐方向に該分岐コマンドを予測分岐させ、該分岐条件
が確定したタイミングでこの予測分岐された分岐方向が
正しい分岐方向か否かを判定し、この判定の結末、予測
分岐された分岐方向が不正であると’Ｉ’ｌ定されたと
きにこの予測分岐された分岐方向の処理を無効化すると
ともに、正しい分岐方向の処理を開始するようにするこ
とによって、マイクロプログラムの分岐処理を高速に実
行することができ、無駄なマイクロプログラムのステッ
プを削除することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の分岐判定ロジック回路の詳細な構成を示
す回路図、第３図は本発明の一実施例のマイクロプログ
ラムのフローチャート、第４図は本発明の一実施例の動
作を示すタイミングチャート、第５図は従来例の構成を
示すブロック図、第６図は第５図の分岐判定ロジック回
路の詳細な構成を示す回路図、第７図は従来例のマイク
ロプログラムのフローチャート、第８図は従来例の動作
を示すタイミングチャートである。 主要部分の符号の説明 １・・・・・・制御記憶 ２．８・・・・・・アドレスレジスタ ３・・・・・・命令レジスタ ４・・・・・・分岐判定ロジック回路 ７・・・・・・分岐条件レジスタ ９・・・・・・分岐コマンドレジスタ １０・・・・・・セレクタ ４１〜４６・・・・・・アンドゲート ４７〜５１・・・・・・オアゲート ５２・・・・・・レジスタ ５３・・・・・・比較器 ５４・・・・・・セレクタ

Claims (1)

【特許請求の範囲】
1. （１）制御記憶に格納されたマイクロプログラムにより
   制御されるデータ処理システムであって、前記マイクロ
   プログラムのシーケンスがある条件で分岐するとき、該
   分岐条件が確定する前に分岐コマンドを発行し、該分岐
   コマンドの一つ前の分岐コマンドで分岐した分岐方向に
   該分岐コマンドを予測分岐させる予測分岐手段と、該分
   岐条件が確定したタイミングで前記予測分岐手段により
   予測分岐された分岐方向が正しい分岐方向か否かを判定
   する判定手段と、前記判定手段により前記予測分岐され
   た分岐方向が不正であると判定されたとき、実行された
   分岐コマンドのアドレスを保持するレジスタと、前記判
   定手段により前記予測分岐された分岐方向が不正である
   と判定されたとき、前記予測分岐された分岐方向の処理
   を無効化する無効化手段と、前記判定手段により前記予
   測分岐された分岐方向が不正であると判定されたとき、
   前記レジスタに保持された内容により前記正しい分岐方
   向の処理を開始する手段とを設けたことを特徴とするデ
   ータ処理システム。