JPH0199239A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0199239A
JPH0199239A JP62257876A JP25787687A JPH0199239A JP H0199239 A JPH0199239 A JP H0199239A JP 62257876 A JP62257876 A JP 62257876A JP 25787687 A JP25787687 A JP 25787687A JP H0199239 A JPH0199239 A JP H0199239A
Authority
JP
Japan
Prior art keywords
copper
layer
aluminum
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62257876A
Other languages
English (en)
Inventor
Hideki Tsuya
津谷 英喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62257876A priority Critical patent/JPH0199239A/ja
Publication of JPH0199239A publication Critical patent/JPH0199239A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置、さらには高度に微細化された半
導体集積回路装置に適用して有効な技術に関するもので
あって1例えば線幅が1.5μm以下の配線が形成され
る大容量半導体記憶装置に利用して有効な技術に関する
ものである。
[従来の技術] 例えば1日経マグロウヒル社刊行「日経マイクロデバイ
ス 1986年12月1日号」85〜100頁(記事:
バリアメタルとCu入りAQが必須に、4MDRAMに
向けた配線技術)に記載されているように、半導体集積
回路装置の集積度を高めるためには配線の微細化が不可
欠であるが。
この配線の微細化が進むと、エレクトロマイグレーショ
ンやストレスマイグレーション等による信頼性の低下が
問題となる。
上記問題を解決する手段としては、配線材料であるアル
ミニウムに微量のシリコン、#i!、チタンなどの添加
物を加えることが実施されている。また、エレクトロマ
イグレーションやストレスマイグレーション等の現象が
少ない銅をアルミニウムの代わりの配線材料として用い
ることが検討されている。
[発明が解決しようとする問題点] しかしながら、上述した技術には1次のような問題点の
あることが本発明者らによってあきらがとされた。
すなわち、従来からの配線材料であるアルミニウムに微
量の添加物を加える技術では、その添加物を加えたこと
により、ある程度の効果は得られるものの、主材料がア
ルミニウムであることには代わりなく、このため、エレ
クトロマイグレーションやストレスマイグレーション等
による信頼性低下の問題を根本的に解決するまでには至
らなかった。
一方、配線材料に銅を用いた場合は、エレクトロマイグ
レーションやストレスマイグレーションを抑えることは
できる。しかし、銅はシリコンおよびその酸化物に拡散
しやすいため、半導体との間に信頼性の高い電気的接触
状態を得ることができない。
そこで、銅と半導体のあいだにチタンやニッケルなどの
金属およびその化成物によるバリアーを介在させること
が検討されている。しかし、チタンやニッケルなどの金
属およびその化成物からなるバリアーは、その電気抵抗
が大きい。このため、バリアーを介在させた配線は、従
来のアルミニウム単独の配線に比べて、その全体の配線
抵抗が大幅に増大してしまうという問題を生じる。特に
、高集積度の半導体集積回路装置では、高度の微細化に
よって配線の線幅がきわめて狭くなるため、配線の全体
的な電気抵抗の増大は非常に大きな問題となる。
本発明の目的は、エレクトロマイグレーションおよびス
トレスマイグレーション等の影響を受けに<<シ、かつ
高度に微細加工されても必要な性能を確保できるように
した、信頼性の高い半導体装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、銅によって導電部の主要部をなす主導ff1
JWを形成するとともに、この主導電層の上下にアルミ
ニウムからなる被rII層を配置してなる積層体によっ
て半導体装置の配線等を形成する、というものである。
[作用] 上記した手段によれば、半導体装置内の配線等の主要部
が銅で形成されていることにより、その配線等をエレク
トロマイグレーションおよびストレスマイグレーション
に強くすることができるとともに、良導体である銅が配
線内の主要な導電部をなすことにより、上記配線等が微
細化されても良好な導電性を確保することができる一方
、その銅からなる主導71の上下にアルミニウムによる
被覆層が配置されていることにより、銅の半導体への拡
散によってもたらされる電気接触の不安等が克服される
これにより、エレクトロマイグレーションおよびストレ
スマイグレーション等の影響を受けにくくし、かつ高度
に微細加工されても必要な性能を確保できるようにして
、信頼性の高い半導体装置を得る、という目的が達成さ
れる。
[実施例] 以下、本発明の好適な実施例を図面に基づいて説明する
なお、各図中、同一符号は同一あるいは相当部分を示す
第1図は本発明による技術が適用された半導体集積回路
装置の一部分の平面レイアウト状態および部分断面状態
を示す。
同図において、まず、1はシリコン半導体基板であって
、この基板1には、図示を省略するが。
導電性付与物質の選択拡散などによってMO3素子など
の機能素子が多数集積形成されている。
r、1およびL2は上記半導体装置基板1上に形成され
た配線であって、Llは第1層目の配線を示し、L2は
その上に形成された第2層目の配線を示す。
CTはコンタクト部であって、この部分にて第1層目の
配線し1が半導体装置基板1の半導体装置面に電気接触
させられている。
THはスルーホール部であって、この部分にて第1層目
配線L1と第2層目の配線L2とが電気的に接続されて
いる。
Pは端子パッド部であって、第2層目の配線2Lの延長
上に形成されている。
Wはボンディング・ワイヤーであって、上記端子パッド
Pの上面にスポット溶接されている。WPはそのスポッ
ト溶接部を示す。
また、同図において、2は上記半導体基板2の上に形成
されたシリコン酸化膜であって、この酸化WJ2の上に
第1層目の配線L1がパターニング形成されている。
第1層目の配線層L1は、その導電部の主要部が銅から
なる主導電層3と、この主導電M3の上側および下側に
それぞれ配置されたアルミニウムからなる被覆層4.4
とによって形成されている。
さらに、上記主導電層3と上記被ra、層4,4の間に
はそれぞれ、銅とアルミニウムの組成比が連続的に変化
する中間層5,5が介在させられているつ6は二酸化シ
リコンからなる保護膜である。
第2図は、上記配線L1の厚み方向に対する銅Cuとア
ルミニウムAr1の組成変化状態の一例を示す。同図に
示すように、配線L1は、その厚みの大部分が銅Cuに
よって占められている。これにより、その銅Cuが主導
電層3として導電部の主要部をなすようになっている。
アルミニウムAQは、主導電層3の上側面と下側面にそ
れぞれ薄く配置されて被覆NI4,4を形成しているだ
けである。主導′?t1層3と被覆層4,4の間の中間
M 5 。
5はそれぞれ、銅CuとアルミニウムAQの組成比が0
%から100%まで連続的に変化していて、主導電JF
jj 30および被yi層4,4のいずれに対しても明
確な境界は形成していない。
なお、第2層目の配線し2も第1層L1の配g層L1と
同一構造に形成されている。
以上のように構成された半導体集積回路装置では、まず
、上記配線Ll、L2ば、その主要部が銅で形成されて
いることにより、エレクトロマイグレーションおよびス
トレスマイグレーションに強くなって、いる。
これとともに、アルミニウムよりも良導体である銅が主
導電WJ3を形成していることにより、配線Ll、L2
が高度に微細化されて、その線幅が非常に狭く加工され
ても、配線Ll、L2には半導体集積回路装置としての
機能を確保するのに十分な導電性が確保される。
また、銅からなる主導電層3の上下にアルミニウムによ
る被覆層4,4が配置されていることにより、主導電層
3の銅がシリコン半導体およびシリコン酸化膜に拡散す
ることによる電気接触および電気絶縁の不安をなくすこ
とができる。
これにより、エレクトロマイグレーションおよびストレ
スマイグレーション等の影響を受けにくく、かつ高度に
微細化工されても必要な性能を確保できる信頼性の高い
半導体装置を得ることができる。
さらに、上述した実施例では、銅からなる主導電WJ3
とアルミニウムからなる被覆N4の間に銅Cuとアルミ
ニウムAQ、の組成比が連続的に変化する中間層5,5
を介在させたことにより、主導電層3と被覆層4,4と
の間の剪断応力が緩衝されるとともに、被覆層4,4と
主導電M3とが構造的に確実に一体化され、このことが
上記配aL1、L2の機械的強度をさらに高めて、半導
体集積回路装置の信頼性を一層高めるのに寄与する。
第3図は上記半導体集積回路装置のスルーホール部T 
Hの断面状態を示したものであって、第1層目の配線L
1と第2層目の配線し2は、共に同一構造の積層体によ
って形成されているとともに、面配線LL、L2のアル
ミニウム被覆層4,4同士が眉間絶縁M7にエツチング
形成されたスルーホールを介して接触させられている。
第4図は上記半導体集積回路装置の端子パッド部Pの断
面状態を示したものであって、この場合、端子パッド部
Pを形成する部分の配線L2は、その上側のアルミニウ
ム被ff14がその上の保護絶縁膜6と共にエツチング
によって′部分的に除去されている。そして、この除去
の跡に露出させられた主導電層3の銅部分に、同じく銅
からなるボンディング・ワイヤーWがスポット溶接され
ている。
これにより、端子パッド部Pとボンディング・ワイヤー
Wとの溶接部WPには、同種の金属同士による良好な接
合部が形成されている。
第5図は上記配線LL、L2をなす積m体を形成するの
に適した装置の一例を示す。同図に示す装置は、スパッ
タ蒸着装置の一種であって、真空容器10.真空ポンプ
11、イオン源であるアルゴンを供給するためのボンベ
12、圧力調節バルブ13.13などによって構成され
る。この装置には、銅CuとアルミニウムAQの2種類
のスパッタ・ターゲット14.15が一緒に装填される
とともに、各スパッタ・ターゲット14.15にはそれ
ぞれに直流制御電源16.17が接続されるようになっ
ている。
この装置では、2つの直流制御電源16.17の電圧を
相補的に可変制御することにより、2種類のスパッタ・
ターゲット14.15からイオンによって飛ばされる銅
Cu原子とアルミニウムAQ原子の比を交互に変えてシ
リコンウェハー18上に堆積させることができる。これ
により、−回のスパッタ行程でもって、上記配線LL、
L2をエツチング形成する前の積層体を一挙に形成する
ことができる。
第6図は上記配線LL、L2をなす積層体を形成するの
に適した装置の一例を示す。同図に示す装置は、電子ビ
ーム蒸着装置の一種であって、真空容器10の中には、
銅CuとアルミニウムAQの2種類の溶融ルツボ19,
20が一緒に装填され、各ルツボ19,20の内の金属
はそれぞれに電子銃21,22からの電子線によって加
熱蒸発させられるようになっている。
この装置では、2つの電子銃21.22のそれぞれの加
速電圧を相補的に可変制御することにより、2種類のル
ツボ1.9.20から蒸発させられる銅Cu原子とアル
ミニウムAQJM子の比を交互に変えてシリコンウェハ
ー18上に堆積させることができる。これにより、1回
のスパッタ行程でもって、上記配線LL、L2をエツチ
ング形成する前の積層体を一挙に形成することができる
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、主導電層3は
、銅を主材とする範囲で他の金属、たとえば銀あるいは
アルミニウムなどを添加してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路装置
に適用した場合について説明してきたが、それに限定さ
れるものではなく、たとえば単体の能動素子が形成され
る半導体装置にも適用できる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、エレクトロマイグレーションおよびストレス
マイグレーション等の影響を受けにくくし、かつ高度に
微細加工されても必要な性能を確保して、信頼性の高い
半導体装置を得ることができる、という効果が得られる
【図面の簡単な説明】
第1図本発明による技術が適用された半導体装置の一部
を示す平面レイアウト図および断面状態図、 第2図は上記半導体装置に形成される配線の組成構造を
示す図、 第23図は上記半導体装置のスルーホール部の構成を示
す平面レイアウト図および断面状態図、第4図は上記半
導体装置の端子パッド部の構成を示す平面レイアウト図
および断面状態図、第5図は上記半導体装置の製造に用
いられる蒸上装置の一実施例を示す断面略図。 第6図は上記半導体装置の製造に用いられる蒸上装置の
別の実施例を示す断面略図である。 1・・・・半導体基板、2・・・・酸化膜、3・・・・
銅からなる主導′?I1層、4・・・・アルミニラ11
からなる被覆層、5・・・・銅とアルミニウムの組成比
が連続的に変化する中間層、■、1・・・・第1 )E
Q目の配線、L2パ・・第2W1目の配線、CT・・・
・コンタり1へ部、TH・・・・スルーホール部、P・
・・・端子パッド部、W・・・・ボンディング・ワイヤ
ー。 第  1  図 第2図 0@/、50@/、10罵 A′ 6 【L 第  3  図 第  4  図 第  5  図 第6図

Claims (1)

  1. 【特許請求の範囲】 1、銅を主材として導電部の主要部をなす主導電層を形
    成するとともに、この主導電層の上側と下側にアルミニ
    ウムによる被覆層を配置してなる積層体によって、半導
    体装置内の配線等が形成されていることを特徴とする半
    導体装置。 2、銅からなる主導電層とアルミニウムからなる被覆層
    の間に銅とアルミニウムの組成比が連続的に変化する中
    間層を介在させた積層体によって配線等が形成されてい
    ることを特徴とする特許請求の範囲第1項記載の半導体
    装置。
JP62257876A 1987-10-13 1987-10-13 半導体装置 Pending JPH0199239A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62257876A JPH0199239A (ja) 1987-10-13 1987-10-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62257876A JPH0199239A (ja) 1987-10-13 1987-10-13 半導体装置

Publications (1)

Publication Number Publication Date
JPH0199239A true JPH0199239A (ja) 1989-04-18

Family

ID=17312408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62257876A Pending JPH0199239A (ja) 1987-10-13 1987-10-13 半導体装置

Country Status (1)

Country Link
JP (1) JPH0199239A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164332A (en) * 1991-03-15 1992-11-17 Microelectronics And Computer Technology Corporation Diffusion barrier for copper features
FR2774811A1 (fr) * 1998-02-10 1999-08-13 Sgs Thomson Microelectronics Procede de formation de lignes conductrices sur des circuits integres
JP2002151438A (ja) * 2000-09-04 2002-05-24 Nippon Soken Inc 半導体装置の製造方法
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164332A (en) * 1991-03-15 1992-11-17 Microelectronics And Computer Technology Corporation Diffusion barrier for copper features
FR2774811A1 (fr) * 1998-02-10 1999-08-13 Sgs Thomson Microelectronics Procede de formation de lignes conductrices sur des circuits integres
US6258720B1 (en) 1998-02-10 2001-07-10 Stmicroelectronics S.A. Method of formation of conductive lines on integrated circuits
US6614114B2 (en) 1998-02-10 2003-09-02 Stmicroelectronics S.A. Conductive line formed on integrated circuits
JP2002151438A (ja) * 2000-09-04 2002-05-24 Nippon Soken Inc 半導体装置の製造方法
JP2003179000A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
JP6078585B2 (ja) 小型電子機器、その形成方法、およびシステム
JP3210547B2 (ja) 電気めっきはんだ端子およびその製造方法
US4463059A (en) Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding
US6090710A (en) Method of making copper alloys for chip and package interconnections
JP3373324B2 (ja) バンプicパッケージ用薄膜回路金属システム
KR19990083124A (ko) 상호 접속 구조 및 그 형성 방법
KR20000023210A (ko) 반도체 디바이스 및 그 제조 방법
KR100325046B1 (ko) 반도체 장치 및 그 제조 방법
JPH02137230A (ja) 集積回路装置
JPH0199239A (ja) 半導体装置
JPH0199255A (ja) 高純度チタンもしくはニオブの障壁層を有するアルミニウム合金半導体相互接続
JPS5950544A (ja) 多層配線の形成方法
TW200406042A (en) Method of reducing voiding in copper interconnects with copper alloys in the seed layer
JPH0158875B2 (ja)
US20220013486A1 (en) Semiconductor composite structure, method for making the same, and semiconductor device having the same
JP2001244268A (ja) 集積回路
JPH04188753A (ja) 多層配線半導体装置
JPH05152299A (ja) 配線構造体
JPS6244813B2 (ja)
JPS6146051A (ja) 配線方法
JPH0334545A (ja) 半導体装置の製造方法
JPS60119751A (ja) 半導体装置
JPS6143451A (ja) 多層配線
JPS60254636A (ja) 半導体装置及びその製造方法
KR19990004661A (ko) 반도체 소자 및 그의 제조방법