JPH0198248A - 回路基板の製法 - Google Patents
回路基板の製法Info
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- JPH0198248A JPH0198248A JP25600787A JP25600787A JPH0198248A JP H0198248 A JPH0198248 A JP H0198248A JP 25600787 A JP25600787 A JP 25600787A JP 25600787 A JP25600787 A JP 25600787A JP H0198248 A JPH0198248 A JP H0198248A
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- circuit board
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- 239000000758 substrate Substances 0.000 title abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
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- 239000000853 adhesive Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体チップの実装される半導体パンケー
ジ用基板やセラミック回路基板等、回路基板の製法に関
するものである。
ジ用基板やセラミック回路基板等、回路基板の製法に関
するものである。
PGA (ビングリッドアレイ)等の半導体パンケージ
に使用される半導体パッケージ用基板やセラミック回路
基板等の回路基板は、通常、第6図にみるように、1枚
の元基板1の表面に、各回路基板表面の回路となる多数
の回路パターンブロックlO・・・を形成しておき、そ
れを、図中−点鎖線で示した切断線2に沿って切り出す
ことで多数形成されるようになっている。
に使用される半導体パッケージ用基板やセラミック回路
基板等の回路基板は、通常、第6図にみるように、1枚
の元基板1の表面に、各回路基板表面の回路となる多数
の回路パターンブロックlO・・・を形成しておき、そ
れを、図中−点鎖線で示した切断線2に沿って切り出す
ことで多数形成されるようになっている。
上記のように多数の回路基板の元となる元基板1におい
ては、前記表面の回路パターンブロック10を構成する
多数の回路パターン10a・・・を電気メツキで形成す
るため、前記切断線2に沿って、各回路パターンを一つ
に繋ぐ給電幹パターン30が形成、されている。それと
ともに、その給電幹パターン30と、前記各回路パター
ン10a・・・とを繋ぐように、給電波パターン31・
・・が多数形成されている。
ては、前記表面の回路パターンブロック10を構成する
多数の回路パターン10a・・・を電気メツキで形成す
るため、前記切断線2に沿って、各回路パターンを一つ
に繋ぐ給電幹パターン30が形成、されている。それと
ともに、その給電幹パターン30と、前記各回路パター
ン10a・・・とを繋ぐように、給電波パターン31・
・・が多数形成されている。
給電幹パターン30は、前記切断線2に沿った切り出し
の際、−緒に除去されるため、それぞれの回路パターン
ブロック10内の回路パターン10a・・・は、それぞ
れ、独立した回路として使用できるようになる。
の際、−緒に除去されるため、それぞれの回路パターン
ブロック10内の回路パターン10a・・・は、それぞ
れ、独立した回路として使用できるようになる。
ところが、上記のような方法で製造された回路基板にお
いては、下記のような問題がある。
いては、下記のような問題がある。
すなわち、前述したように、給電幹パターン30は、元
基板1の切り出し時に、−緒に除去されるのであるが、
給電波パターン31・・・は基板表面に残される。残さ
れた給電波パターン31は、分離形成された回路基板1
)′の端面にまで達して露出しており、たとえば、前記
PGA等の半導体パッケージの完成後にも、そのままの
状態で残される。
基板1の切り出し時に、−緒に除去されるのであるが、
給電波パターン31・・・は基板表面に残される。残さ
れた給電波パターン31は、分離形成された回路基板1
)′の端面にまで達して露出しており、たとえば、前記
PGA等の半導体パッケージの完成後にも、そのままの
状態で残される。
第5図は正にその状態をあられしており、13は回路基
板1)′の表面に実装された半導体チップ(図示せず)
保護のための枠体、14は同じく蓋体、15′、16は
枠体ならびに蓋体接着のための接着剤層、そして、8・
・・は回路パターン10a・・・を外部と繋ぐピンをあ
られしている。
板1)′の表面に実装された半導体チップ(図示せず)
保護のための枠体、14は同じく蓋体、15′、16は
枠体ならびに蓋体接着のための接着剤層、そして、8・
・・は回路パターン10a・・・を外部と繋ぐピンをあ
られしている。
回路基板1)′は、取り扱いの際に手等で持つことが多
い。そのため、この図にみるように、回路基板1)′と
枠体13との間に、内部の回路パターン10a・・・と
本質的に一つである給電枝パターン31・・・が露出し
ていると、この給電波パターン31を通じて内部の回路
パターン10a、ひいては、実装された半導体チップ等
に外部から静電気が印加されて、半導体チップが破壊さ
れたり、回路パターンが腐食される、と云う危険性があ
る。
い。そのため、この図にみるように、回路基板1)′と
枠体13との間に、内部の回路パターン10a・・・と
本質的に一つである給電枝パターン31・・・が露出し
ていると、この給電波パターン31を通じて内部の回路
パターン10a、ひいては、実装された半導体チップ等
に外部から静電気が印加されて、半導体チップが破壊さ
れたり、回路パターンが腐食される、と云う危険性があ
る。
特に、図のPGA等においては、取り扱いの際、基板の
端面を持つことが多いため、そのような危険性は極めて
高くなる。
端面を持つことが多いため、そのような危険性は極めて
高くなる。
この発明は、上記事情に鑑みてなされたものであって、
基板の最外周縁に給電波パターン等の露出がなく、使用
時に外部からの影響を受ける恐れのない回路基板を製造
することのできる製法を提供することを目的としている
。
基板の最外周縁に給電波パターン等の露出がなく、使用
時に外部からの影響を受ける恐れのない回路基板を製造
することのできる製法を提供することを目的としている
。
上記目的を達成するため、この発明は、回路基板を構成
する回路パターンブロック多数が形成された1枚の元基
板を、前記各回路パターンブロック毎に切り出して多数
の回路基板を得るにあたり、前記回路パターンブロック
の形成された側の表面の周縁が、切り出し後の回路基板
の最外周縁よりも内側になるよう、前記切り出しを断面
階段状に行う工程を含んでいることを特徴とする回路基
板の製法の製法を要旨としている。 。
する回路パターンブロック多数が形成された1枚の元基
板を、前記各回路パターンブロック毎に切り出して多数
の回路基板を得るにあたり、前記回路パターンブロック
の形成された側の表面の周縁が、切り出し後の回路基板
の最外周縁よりも内側になるよう、前記切り出しを断面
階段状に行う工程を含んでいることを特徴とする回路基
板の製法の製法を要旨としている。 。
以下に、この発明を、その工程の一例をあられす図面を
参照しつつ、詳しく説明する。
参照しつつ、詳しく説明する。
第6図にみるように、セラミック等からなる1枚の元基
板1上に、多数の回路パターンブロック10・・・を形
成するまでの工程は、従来と同様に行えばよい。すなわ
ち、フォトリソグラフィ等の方法によって、所定の回路
パターン10a・・・からなる回路パターンブロック1
0を形成すればよいのである。
板1上に、多数の回路パターンブロック10・・・を形
成するまでの工程は、従来と同様に行えばよい。すなわ
ち、フォトリソグラフィ等の方法によって、所定の回路
パターン10a・・・からなる回路パターンブロック1
0を形成すればよいのである。
各回路パターンブロック10の間の切断線2に沿って給
電幹パターン30を形成し、この給電幹パターン30と
前記回路パターン10a・・・とを繋ぐように給電波パ
ターン31・・・を形成することも変わらない。これら
給電幹パターン30や給電波パターン31は、前述した
フォトリソグラフィによる回路パターン10a・・・の
形成時に、同時に形成するようにすればよい。
電幹パターン30を形成し、この給電幹パターン30と
前記回路パターン10a・・・とを繋ぐように給電波パ
ターン31・・・を形成することも変わらない。これら
給電幹パターン30や給電波パターン31は、前述した
フォトリソグラフィによる回路パターン10a・・・の
形成時に、同時に形成するようにすればよい。
上記のようにして多数の回路パターンブロック10の形
成された元基板1を、前述したように、切断線2に沿っ
て切り出すのであるが、その際、この発明では、その切
り出しの断面形状を、第1図にみるように、回路パター
ン10aの形成された側の表面の周縁1)aが、基板最
外周縁1 ’1 bよりも内側に引っ込んだ階段状とす
るようにする。そうすれば、図にみるように、表面に残
された給電波パターン31は、取り扱いの際に手等で持
つことが多い回路基板1)の最外周縁1 ’1 bには
露出しなくなるため、上述したような問題は全て解決す
るのである。
成された元基板1を、前述したように、切断線2に沿っ
て切り出すのであるが、その際、この発明では、その切
り出しの断面形状を、第1図にみるように、回路パター
ン10aの形成された側の表面の周縁1)aが、基板最
外周縁1 ’1 bよりも内側に引っ込んだ階段状とす
るようにする。そうすれば、図にみるように、表面に残
された給電波パターン31は、取り扱いの際に手等で持
つことが多い回路基板1)の最外周縁1 ’1 bには
露出しなくなるため、上述したような問題は全て解決す
るのである。
切り出しの断面形状を階段状とする方法は、この発明で
は特に限定されないが、たとえば、第2図(al、(b
)や第3図にみるように、通常、このような基板の切り
出しに用いられるブレードの使用法や形状に工夫を加え
ればよい。
は特に限定されないが、たとえば、第2図(al、(b
)や第3図にみるように、通常、このような基板の切り
出しに用いられるブレードの使用法や形状に工夫を加え
ればよい。
第2図(a)、(b)は、回路基板の切り出しに用いら
れる通常のブレードを2種類使用し、それぞれの使用方
法により、前記階段状の断面形状を得ようとするもので
ある。
れる通常のブレードを2種類使用し、それぞれの使用方
法により、前記階段状の断面形状を得ようとするもので
ある。
先ず、第2図18)にみるように、基板最外周縁よりも
内側に引っ込んだ周縁ttaを形作るための、浅く幅の
広い溝21を、その幅に応じた厚みを有するブレード4
によって形成する。この際、元基板1表面の給電枠パタ
ーン30を同時に除去するようにすればよい。つぎに、
第2図(b)にみるように、前記溝21よりも幅が狭く
、元基板1の裏面にまで達する深い溝22を、前記ブレ
ード4よりも幅の狭い新たなブレード5によって′、先
に形成された溝21内に形成する。そうすると、この溝
21.22を切断線2として、周縁が階段状となった各
回路基板1).1)が切り出されるのである。
内側に引っ込んだ周縁ttaを形作るための、浅く幅の
広い溝21を、その幅に応じた厚みを有するブレード4
によって形成する。この際、元基板1表面の給電枠パタ
ーン30を同時に除去するようにすればよい。つぎに、
第2図(b)にみるように、前記溝21よりも幅が狭く
、元基板1の裏面にまで達する深い溝22を、前記ブレ
ード4よりも幅の狭い新たなブレード5によって′、先
に形成された溝21内に形成する。そうすると、この溝
21.22を切断線2として、周縁が階段状となった各
回路基板1).1)が切り出されるのである。
上記のような方法では、ブレードとして通常のものを使
用できる、と云う利点はあるが、(イ)一つの切断線形
成に2工程を要する、(ロ)両溝21.22の位置合わ
せが必要、等の問題点が残される。
用できる、と云う利点はあるが、(イ)一つの切断線形
成に2工程を要する、(ロ)両溝21.22の位置合わ
せが必要、等の問題点が残される。
このような問題点を解決するには、第3図のブレード6
を用いればよい。
を用いればよい。
図にみるように、このブレード6は、前記幅の広い溝2
1の幅に相当する幅広部6aを有し、その幅広部6aの
外周縁に、前記幅の狭い:a22の幅に相当する鍔部6
bが形成されてなるものである。このような形状を有す
るブレード6は、前記鍔部6bに相当する幅を有する薄
いブレードの両側に、合計の厚みが前記幅広部6aの幅
になるように、やや小さい径を有する別のブレードを重
ねる等して形成すればよい。
1の幅に相当する幅広部6aを有し、その幅広部6aの
外周縁に、前記幅の狭い:a22の幅に相当する鍔部6
bが形成されてなるものである。このような形状を有す
るブレード6は、前記鍔部6bに相当する幅を有する薄
いブレードの両側に、合計の厚みが前記幅広部6aの幅
になるように、やや小さい径を有する別のブレードを重
ねる等して形成すればよい。
このようなブレード6を使用すれば、周縁1)aを形作
る浅く幅の広い′a21と、この溝21よりも幅が狭く
、元基板lの裏面にまで達する深い溝22とを同時に形
成でき、−度の工程で階段状の切り出しを行える。この
ため、上述したような問題を全て解決することができる
のである。
る浅く幅の広い′a21と、この溝21よりも幅が狭く
、元基板lの裏面にまで達する深い溝22とを同時に形
成でき、−度の工程で階段状の切り出しを行える。この
ため、上述したような問題を全て解決することができる
のである。
上記のような方法で元基板1より切り出された回路基板
1)は、たとえば、第4図に示すような半導体パフケー
ジ用基板等、通常の用途に使用することができる。
1)は、たとえば、第4図に示すような半導体パフケー
ジ用基板等、通常の用途に使用することができる。
図は、上記回路基板1)を、その表面に実装された半導
体チップ7を外部と繋ぐ多数のピン8・・・が、回路基
板1)の裏面に格子状に並べられた、いわゆるPGA型
の半導体パッケージ用基板として使用する場合をあられ
している。それぞれの部分の構成は、従来と変わらない
。
体チップ7を外部と繋ぐ多数のピン8・・・が、回路基
板1)の裏面に格子状に並べられた、いわゆるPGA型
の半導体パッケージ用基板として使用する場合をあられ
している。それぞれの部分の構成は、従来と変わらない
。
すなわち、ピン8は、回路基板1)に形成されたスルー
ホール9・・・によって、表面の各回路パターン10a
・・・と繋がれており、その回路パターン10a・・・
は、ワイヤボンディング12によって、実装された半導
体チップ7の各端子と繋がれている。そして、回路基板
1)の表面には、前記半導体チップ7を保護するため、
枠体13と蓋体14とが設けられており、この両者は、
ガラスペースト等の絶縁体からなる接着剤ri1)5.
16で固定されているのである。
ホール9・・・によって、表面の各回路パターン10a
・・・と繋がれており、その回路パターン10a・・・
は、ワイヤボンディング12によって、実装された半導
体チップ7の各端子と繋がれている。そして、回路基板
1)の表面には、前記半導体チップ7を保護するため、
枠体13と蓋体14とが設けられており、この両者は、
ガラスペースト等の絶縁体からなる接着剤ri1)5.
16で固定されているのである。
なお、この際、図にみるように、回路基板1)に枠体1
3を接着する接着剤層15を、前記周縁1)aにも延長
して形成すれば、前記給電波パターン31は、外部に全
く露出しなくなるため、この発明の効果を、さらに確実
にすることが可能となる。
3を接着する接着剤層15を、前記周縁1)aにも延長
して形成すれば、前記給電波パターン31は、外部に全
く露出しなくなるため、この発明の効果を、さらに確実
にすることが可能となる。
なお、これまでは、この発明の回路基板の製法について
、上記例にもとづいてのみ、説明してきたが、この発明
は上記例に限定されるものではない。
、上記例にもとづいてのみ、説明してきたが、この発明
は上記例に限定されるものではない。
たとえば、上記例においては、回路基扱切り出しのため
の断面形状が、1段の階段状であったが、それ以上多段
の階段状であってもよい。
の断面形状が、1段の階段状であったが、それ以上多段
の階段状であってもよい。
回路基板の用途はPGA等の半導体バソケージ用基板に
は限定されず、その他の用途に使用されるものであって
もよい。
は限定されず、その他の用途に使用されるものであって
もよい。
要するに、回路基板を構成する回路パターンブロック多
数が形成された1枚の元基板を、前記各回路パターンブ
ロック毎に切り出して多数の回路基板を得るにあたり、
前記回路パターンブロックの形成された側の表面の周縁
が、切り出し後の回路基板の最外周縁よりも内側になる
よう、前記切り出しを断面階段状に行う工程を含んでい
るのであれば、その他の構成は特に限定されないのであ
る。
数が形成された1枚の元基板を、前記各回路パターンブ
ロック毎に切り出して多数の回路基板を得るにあたり、
前記回路パターンブロックの形成された側の表面の周縁
が、切り出し後の回路基板の最外周縁よりも内側になる
よう、前記切り出しを断面階段状に行う工程を含んでい
るのであれば、その他の構成は特に限定されないのであ
る。
この発明の回路基板の製法は、上記のようであり、回路
基板全構成する回路パターンブロック多数が形成された
1枚の元基板を、前記各回路パターンブロック毎に切り
出して多数の回路基板を得るにあたり、前記回路パター
ンブロックの形成された側の表面の周縁が、切り出し後
の回路基板の最外周縁よりも内側になるよう、前記切り
出しを断面階段状に行う工程を含んでいるため、取り扱
い等の際、手等の触れる前記際外周縁乙こ、給電技パタ
ーン等の露出しない回路基板を得ることができ、使用時
に外部からの影響を受けないものとなり、半導体装置等
の信頼性向上が可能となる。
基板全構成する回路パターンブロック多数が形成された
1枚の元基板を、前記各回路パターンブロック毎に切り
出して多数の回路基板を得るにあたり、前記回路パター
ンブロックの形成された側の表面の周縁が、切り出し後
の回路基板の最外周縁よりも内側になるよう、前記切り
出しを断面階段状に行う工程を含んでいるため、取り扱
い等の際、手等の触れる前記際外周縁乙こ、給電技パタ
ーン等の露出しない回路基板を得ることができ、使用時
に外部からの影響を受けないものとなり、半導体装置等
の信頼性向上が可能となる。
第1図はこの発明の回路基板の製法の要部たる断面階段
状の切り出しにより切り出された回路基板の端縁とその
切り出し溝をあられす側面図、第2図は断面階段状の切
り出しを行う1方法をあられす図であって、同図(a)
は幅の広いブレードにより基板最外周縁よりも引っ込ん
だ周縁を形成するための幅の広い溝を形成する工程をあ
られす斜視図、同図(b)は前記幅の広い溝内に基板の
裏面に達し基板最外周縁を形成する幅の狭い溝を形成す
る工程をあられす斜視図、第3図は周面に鍔部を有する
ブレードによって断面階段状の切り出しを一度に行う別
の切り出し方法をあられす斜視図、第4図はこの発明の
製法によって製造された回路基板をPGAに使用した状
態をあられす断面図、第5図は従来の回路基板を同じ<
PGAに使用した状態をあられす断面図、第6図は切り
出し前の元基板表面における回路パターンブロック、給
電幹パターン、給電技パターン等の配置の一例をあられ
す平面図である。 l・・・元基板 10・・・回路パターンブロック 1
)・・・回路基板 1)a・・・周縁 1)b・・・最
外周縁代理人 弁理士 松 本 武 彦 第1図 第3図 第2図 (b) 第4図
状の切り出しにより切り出された回路基板の端縁とその
切り出し溝をあられす側面図、第2図は断面階段状の切
り出しを行う1方法をあられす図であって、同図(a)
は幅の広いブレードにより基板最外周縁よりも引っ込ん
だ周縁を形成するための幅の広い溝を形成する工程をあ
られす斜視図、同図(b)は前記幅の広い溝内に基板の
裏面に達し基板最外周縁を形成する幅の狭い溝を形成す
る工程をあられす斜視図、第3図は周面に鍔部を有する
ブレードによって断面階段状の切り出しを一度に行う別
の切り出し方法をあられす斜視図、第4図はこの発明の
製法によって製造された回路基板をPGAに使用した状
態をあられす断面図、第5図は従来の回路基板を同じ<
PGAに使用した状態をあられす断面図、第6図は切り
出し前の元基板表面における回路パターンブロック、給
電幹パターン、給電技パターン等の配置の一例をあられ
す平面図である。 l・・・元基板 10・・・回路パターンブロック 1
)・・・回路基板 1)a・・・周縁 1)b・・・最
外周縁代理人 弁理士 松 本 武 彦 第1図 第3図 第2図 (b) 第4図
Claims (3)
- (1)回路基板を構成する回路パターンブロック多数が
形成された1枚の元基板を、前記各回路パターンブロッ
ク毎に切り出して多数の回路基板を得るにあたり、前記
回路パターンブロックの形成された側の表面の周縁が、
切り出し後の回路基板の最外周縁よりも内側になるよう
、前記切り出しを断面階段状に行う工程を含んでいるこ
とを特徴とする回路基板の製法。 - (2)切り出し後の回路側の周縁を、さらに絶縁体で覆
うようにする特許請求の範囲第1項記載の回路基板の製
法。 - (3)得られる回路基板が半導体チップの実装される半
導体パッケージ用基板であり、切り出し後の回路側の周
縁を覆う絶縁体が、前記半導体チップ保護のため基板表
面に固定される枠体接着のための接着剤層である特許請
求の範囲第2項記載の回路基板の製法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25600787A JPH0198248A (ja) | 1987-10-09 | 1987-10-09 | 回路基板の製法 |
DE3817600A DE3817600C2 (de) | 1987-05-26 | 1988-05-24 | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem keramischen Substrat und einem integrierten Schaltungskreis |
FR8806997A FR2617335B1 (fr) | 1987-05-26 | 1988-05-26 | Substrat de connexion en ceramique muni de protuberances de raccordement a la pastille de circuit integre |
US07/504,028 US5126818A (en) | 1987-05-26 | 1990-04-02 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25600787A JPH0198248A (ja) | 1987-10-09 | 1987-10-09 | 回路基板の製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0198248A true JPH0198248A (ja) | 1989-04-17 |
Family
ID=17286611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25600787A Pending JPH0198248A (ja) | 1987-05-26 | 1987-10-09 | 回路基板の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0198248A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04133449U (ja) * | 1991-05-29 | 1992-12-11 | 京セラ株式会社 | 半導体素子収納用パツケージ |
US6117347A (en) * | 1996-07-10 | 2000-09-12 | Nec Corporation | Method of separating wafers into individual die |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6222268A (ja) * | 1985-07-22 | 1987-01-30 | Seiko Epson Corp | フロツピ−デイスク装置 |
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1987
- 1987-10-09 JP JP25600787A patent/JPH0198248A/ja active Pending
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