JPH0198182A - Ｒａｍ周辺回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＲＡ　Ｍ　（Ｒａｎｄｏｍ　ａｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ）にデータを書き込み、ＲＡＭからデータを
読み出す回路に関するものである。

〔従来の技術〕

ＲＡＭを用いてスロット単位に書き込み、読み出しを行
う従来のＲＡＭ周辺回路の一例として、１チヤンネルで
魯き込みを２回、読み出しを３回行うことが可能な回路
を第２図に示す。

また第２図の回路における１チヤンネルのスロット、関
係信号を第３図に示す。

第２図において、（１）は５ＬＯＴＣＬＫ入力、（２）
はスロット発生回路。この回路の入出力のタイムチャー
トを第３図に示す。（３）ＲＳ　１　、　（４）ＲＳ　
２　、　（５）Ｒ８３は読み出し信号で、チャンネル単
位で入力され、入力時にはＨＩＧＨ信号である。

（６）、　（７）、　（８）、　＠、　Ｃ３ｆｅは（２
）のスロット発生回路の出力で５ＬＯＴＩＳ、　５ＬＯ
１’３Ｓ、　５ＬＯＴｓＳ、　５ＬＯＴ２Ｓ。

５ＬＯＴ４Ｓである。（９）、α（１，（ｌυ、（６）
、０υはＮＡＮＤゲートで２人力がともに）ＩＩＧＨ信
号のときＬＯＷ信号を出力する。μ４は３人力ＡＮｌ）
ゲート、（６）は２人力ＡＮＤゲートで（ロ）、暖は入
力のいずれかがＬＯＷ信号を出力する。α４．ユは、□
□□、（６）のＡＮＤゲートの出力でＲ３信号、ＷＳ信
号である。

（ト）、＠はＷＳｌ、　ＷＳ２でチャンネル単位で入力
される書き込み信号である。（７）は読み出しアドレス
発生回路、■は（イ）の出力で読み出しアドレス。（ロ
）は書き込みアドレス発生回路で、■は（イ）の出力で
書き込みアドレス。（ト）は口のＲ３信号入力時（至）
の読み出しアドレスを選択し、（財）のＷＳ信号入力時
（至）の書き込みアドレスを選択し出力するセレクタで
ある。閃はＷＥ発生回路、９℃は…の出力でＷＲＩＴＥ
　ＥＮＡＢＬＥ信号、翰はＲＡＭである。儲は読み出し
ＤＡＴＡ、（７）は書き込みＤＡＴＡ″′ｃｓある。

第２図においてＳ　ＬＯＴＣＬＫ　Ｏ）に従ってスロッ
ト発生回路（２）において第３図に示すＳＬＯ’ｌ’ｌ
５−８［）ＴｓＳを出力する。

チャンネル単位で入力される読み出し信号Ｒ５Ｉ（３）
、　　ＲＳ２　（４）　、　　Ｒ３３（５）は、５ＬＯ
ＴＩＳ（６）、５ＬＯＴ３Ｓ（７）　、　５ＬＯＴｓ　
５（８）とＮＡＮＤゲート（９）、αＯ１σ刀で抜かれ
ＡＮＤゲート（６）においてＲＳ信号口となる。

チャンネル単位で入力される％き込み信号ＷＳ１（至）
、ＷＳｚ＠の信号は５ＬＯＴ２端、５ＬＯＴ４Ｓ翰とＮ
ＡＮＤゲート叩、（６）で抜かれ、ＡＮＤゲートに））
こおいてＷＳ信号磨となる。なおＲ３Ｉ（３）、　Ｒ５
２（４）。

Ｒ３３（５）、ＷＳＩ、ＷＳｚＣａはＨＩＧＨＡＣＴＩ
ＶＥである。

Ｒ３信号０３に伴って読み出しアドレス発生回路（至）
では読み出しアドレス（至）を変化させ出力する。

同様にＷＳ信号費に伴って書き込みアドレス発生回路＠
で書き込みアドレス例を出力する。

セレクタ脅においてＲ３信号口入力時読み出しアドレス
（２）を選択し、ＷＳ信号−入力時書き込みアドレス図
を選択する。ＷＳ信号（ハ）に伴ってＷＥ発生回路（１
でＷＲＩＴＥ　ＥＮＡＢＬＥ信号惧が発生しＲＡＭ＠に
入力される。

ＲＡ］Ｍｆ）はＲ５信号側発生時に読み出しアドレス（
２）に従って読な出しＤＡＴＡ（至）を出力し、ＷＳ信
号−発生時に書き込みアドレス■に従って、書き込みＤ
ＡＴＡ（至）の書き込みを行う。

〔発明が解決しようとする間・照点〕

従来の回路ではＲＡＭに書き込むスロットと読み出すス
ロットが決まっており、第２図の回路で説明すると書き
込み信号がチャンネル単位で入力されなければならず、
外部より、チャンネル単位でない不定期なタイミングの
信号により書き込みを行うことができないという問題点
があった。

本発明は上記の問題を解消するためになされたもので固
定されたタイミングで読み出しを行う回路において不定
期にＤＡＴＡを書き込むことができる回路を得ることを
目的とする。

〔問題点を解決するための手段〕

不定期に入力される書き込み命令信号を保持する回路と
保持した信号をスロット単位に取り直すラッチ回路と読
み出すタイミングで書き込みを行わないようにするＮＡ
ＮＤゲートを設けたものである。

〔作用〕

不定期に入力される書き込み信号を保持し、読み出しの
行われていないスロットにおいて書き込みを行う。

〔発明の実施例〕

本発明による一実施例を第１図に示す。

第１図において、第２図に示したものと同一符号を付し
たものは同−又は相当部分を示す。

（１４，Ｑ椴は第３図のチャンネル単位とは全く非同期
に入力されるＷｒｌ、　Ｗｒ２で書き込み命令信号で、
ＨＩＧＨＡＣＴＩＶＥである。

αす、ａη、（ト）、α俤はラッチ回路、翰、＠は２人
力がともにＨＩＧＨのときＬＯＷ信号を出力するＮＡＮ
Ｄゲートでそれぞれの出力が（１）９ｇ３のＷＳｔ　、
　ＷＳ２である。

＠は２人力のいずれかがＬＯＷのときＬＯＷ信号を出力
するＡＮＤゲートで（至）はその出力でＷＳ信号である
。

第１図において、５ＬＯＴ　ＣＬＫ（１）に従ってスロ
ット発生回路（２）では、第３図に示す５ＬＯＴＩＳ　
−５ＬＯＴｓＳのスロット単位の信号を発生する。チャ
ンネル単位の読み出し信号ＲＳＩ　（３）　、　Ｒ８２
（４）　、　Ｒ３３（５）は、５ＬＯＴＩＳ（６）、５
ＬＯＴ３Ｓ（７）、５ＬＯＴ５Ｓ（８）とＮＡＮＤゲー
ト（９）、　（１０，αηで抜かれて、ＡＮＤゲート四
でＲ３信号Ｕとなる。

Ｗｒｘα４．ｗｒｚｇ５の書き込み命令信号は保持回路
Ｑｌ　、αηで保持され、ラッチ回路（ト）、　Ｑｌに
より５ＬＯＴ単位に取り直される。

ラッチ０８）で取り直された信号はＮＡＮＤゲート（ホ
）において、Ｒ８信号ｑ３が出力されていないときＷＳ
Ｉ■υ信号を出力し、Ｒ３信号α］が出力されていると
きＷＳ１１２υ信号は出力されない。同様にラッチ０１
で取り直された信号はＮＡＮＤゲート＠においてＲ８信
号α弘が出力されていないときＷＳ２（至）信号を出力
する。ＷＳｘＱ）　、　ＷＳｚＥｌはそれぞれ保持回路
慨α力に接続されており、ＷＳＩＩ）、　ｗｓ２＠出力
時には保持回路Ｑ＃、（１７）ににおいて保持している
データは消滅する。ＷＳ１＠１）、　ＷＳ２翰はＡＮＤ
ゲート（ハ）によりＷＳ信号に）となる。

読み出しアドレス発生回路（至）はＲ３信号（至）が入
力されるたびにアドレスを変化させ出力する。

書き込みアドレス発生回路勾はＷＳ信号（ハ）が人力さ
れるたびにアドレスを変化させ出力する。

読み出しアドレス発生回路（４）の出力はセレクタ（ハ
）において、Ｒ３信号αつが入力されるたびに選択され
て、ＲＡＭｆｉに入力される。

書き込みアドレス発生回路（社）の出力はセレクタ■に
おいてＷＳ信号翰が入力されるたびに選択されＲＡＭｆ
ｉに入力される。ＷＳ信号（至）に伴ってＷＥ発生回路
１４テ、ＷＲＩＴＥ　ＥＮＡＢＬＥ信号の′Ｄが発生し
ＲＡＭＣ！ｌに入力される。

ＲＡ　Ｍ翰はＲ３信号ｑ３発生時に読み出しアドレスに
）に従って読み出しＤＡＴＡ　Ｗを出力し、ｗＳ信号（
４）発生時に書き込みアドレス史に従って書き込みＤＡ
ＴＡ（至）を書き込む。

〔発明の効果〕

本発明によれば、書き込み命令信号を保持し、読み出し
を行っていないスロットにおいて書き込みを行うように
構成したので、書き込み命令信号が不定期に入力されて
も書き込みを行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＲＡＭ周辺回路のブロ
ック図、第２図は従来のＲＡＭ周辺回路の一例を示すブ
ロック図、第３図は本発明に係る装置の出力を示すもの
である。 （１）は５ＬＯＴＣＬＫ入力、（２）はスロット発生回
路、（３）　、　（４）、　（５）はＲ３Ｉ、　Ｒ５２
，Ｒ３３で読み出し信号、ｑΦ、αυは書き込み命令信
号、αＱ、Ｑη、（ト）、　ＯＩはラッチ回路、四、（
イ）はＮＡＮＤゲート、（４）は読み出しアドレス発生
回路、（イ）は書き込みアドレス発生回路、＠はセレク
タ、翰はＲＡＭ、（７）はＷＥ発生回路、曽は読み出ｂ
ＤＡＴＡ、、ｃｇ９は書き込みＤＡＴＡである。 各図中の同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ＲＡＭのデータ読み出しをスロットを設け、一定のスロ
   ットにおいて行い、不定期なタイミングで書き込みの命
   令信号が入力される回路において、書き込み命令信号を
   保持する回路、保持した信号をスロット単位に取り直す
   ラッチ回路、読み出しのスロットでは、書き込みを行わ
   ないようにするＮＡＮＤゲートを設け、一定のスロット
   においてデータの読み出しを行い、書き込み命令信号が
   入力されたら、読み出しを行っていないスロットにおい
   て書き込みを行うことを特徴とするＲＡＭ周辺回路。