JPH0198182A - Ram周辺回路 - Google Patents
Ram周辺回路Info
- Publication number
- JPH0198182A JPH0198182A JP62256831A JP25683187A JPH0198182A JP H0198182 A JPH0198182 A JP H0198182A JP 62256831 A JP62256831 A JP 62256831A JP 25683187 A JP25683187 A JP 25683187A JP H0198182 A JPH0198182 A JP H0198182A
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- signal
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- 230000002093 peripheral effect Effects 0.000 title claims description 5
- 230000001788 irregular Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はRA M (Random access M
emory)にデータを書き込み、RAMからデータを
読み出す回路に関するものである。
emory)にデータを書き込み、RAMからデータを
読み出す回路に関するものである。
RAMを用いてスロット単位に書き込み、読み出しを行
う従来のRAM周辺回路の一例として、1チヤンネルで
魯き込みを2回、読み出しを3回行うことが可能な回路
を第2図に示す。
う従来のRAM周辺回路の一例として、1チヤンネルで
魯き込みを2回、読み出しを3回行うことが可能な回路
を第2図に示す。
また第2図の回路における1チヤンネルのスロット、関
係信号を第3図に示す。
係信号を第3図に示す。
第2図において、(1)は5LOTCLK入力、(2)
はスロット発生回路。この回路の入出力のタイムチャー
トを第3図に示す。(3)RS 1 、 (4)RS
2 、 (5)R83は読み出し信号で、チャンネル単
位で入力され、入力時にはHIGH信号である。
はスロット発生回路。この回路の入出力のタイムチャー
トを第3図に示す。(3)RS 1 、 (4)RS
2 、 (5)R83は読み出し信号で、チャンネル単
位で入力され、入力時にはHIGH信号である。
(6)、 (7)、 (8)、 @、 C3feは(2
)のスロット発生回路の出力で5LOTIS、 5LO
1’3S、 5LOTsS、 5LOT2S。
)のスロット発生回路の出力で5LOTIS、 5LO
1’3S、 5LOTsS、 5LOT2S。
5LOT4Sである。(9)、α(1,(lυ、(6)
、0υはNANDゲートで2人力がともに)IIGH信
号のときLOW信号を出力する。μ4は3人力ANl)
ゲート、(6)は2人力ANDゲートで(ロ)、暖は入
力のいずれかがLOW信号を出力する。α4.ユは、□
□□、(6)のANDゲートの出力でR3信号、WS信
号である。
、0υはNANDゲートで2人力がともに)IIGH信
号のときLOW信号を出力する。μ4は3人力ANl)
ゲート、(6)は2人力ANDゲートで(ロ)、暖は入
力のいずれかがLOW信号を出力する。α4.ユは、□
□□、(6)のANDゲートの出力でR3信号、WS信
号である。
(ト)、@はWSl、 WS2でチャンネル単位で入力
される書き込み信号である。(7)は読み出しアドレス
発生回路、■は(イ)の出力で読み出しアドレス。(ロ
)は書き込みアドレス発生回路で、■は(イ)の出力で
書き込みアドレス。(ト)は口のR3信号入力時(至)
の読み出しアドレスを選択し、(財)のWS信号入力時
(至)の書き込みアドレスを選択し出力するセレクタで
ある。閃はWE発生回路、9℃は…の出力でWRITE
ENABLE信号、翰はRAMである。儲は読み出し
DATA、(7)は書き込みDATA″′csある。
される書き込み信号である。(7)は読み出しアドレス
発生回路、■は(イ)の出力で読み出しアドレス。(ロ
)は書き込みアドレス発生回路で、■は(イ)の出力で
書き込みアドレス。(ト)は口のR3信号入力時(至)
の読み出しアドレスを選択し、(財)のWS信号入力時
(至)の書き込みアドレスを選択し出力するセレクタで
ある。閃はWE発生回路、9℃は…の出力でWRITE
ENABLE信号、翰はRAMである。儲は読み出し
DATA、(7)は書き込みDATA″′csある。
第2図においてS LOTCLK O)に従ってスロッ
ト発生回路(2)において第3図に示すSLO’l’l
5−8[)TsSを出力する。
ト発生回路(2)において第3図に示すSLO’l’l
5−8[)TsSを出力する。
チャンネル単位で入力される読み出し信号R5I(3)
、 RS2 (4) 、 R33(5)は、5LO
TIS(6)、5LOT3S(7) 、 5LOTs
5(8)とNANDゲート(9)、αO1σ刀で抜かれ
ANDゲート(6)においてRS信号口となる。
、 RS2 (4) 、 R33(5)は、5LO
TIS(6)、5LOT3S(7) 、 5LOTs
5(8)とNANDゲート(9)、αO1σ刀で抜かれ
ANDゲート(6)においてRS信号口となる。
チャンネル単位で入力される%き込み信号WS1(至)
、WSz@の信号は5LOT2端、5LOT4S翰とN
ANDゲート叩、(6)で抜かれ、ANDゲートに))
こおいてWS信号磨となる。なおR3I(3)、 R5
2(4)。
、WSz@の信号は5LOT2端、5LOT4S翰とN
ANDゲート叩、(6)で抜かれ、ANDゲートに))
こおいてWS信号磨となる。なおR3I(3)、 R5
2(4)。
R33(5)、WSI、WSzCaはHIGHACTI
VEである。
VEである。
R3信号03に伴って読み出しアドレス発生回路(至)
では読み出しアドレス(至)を変化させ出力する。
では読み出しアドレス(至)を変化させ出力する。
同様にWS信号費に伴って書き込みアドレス発生回路@
で書き込みアドレス例を出力する。
で書き込みアドレス例を出力する。
セレクタ脅においてR3信号口入力時読み出しアドレス
(2)を選択し、WS信号−入力時書き込みアドレス図
を選択する。WS信号(ハ)に伴ってWE発生回路(1
でWRITE ENABLE信号惧が発生しRAM@に
入力される。
(2)を選択し、WS信号−入力時書き込みアドレス図
を選択する。WS信号(ハ)に伴ってWE発生回路(1
でWRITE ENABLE信号惧が発生しRAM@に
入力される。
RA]Mf)はR5信号側発生時に読み出しアドレス(
2)に従って読な出しDATA(至)を出力し、WS信
号−発生時に書き込みアドレス■に従って、書き込みD
ATA(至)の書き込みを行う。
2)に従って読な出しDATA(至)を出力し、WS信
号−発生時に書き込みアドレス■に従って、書き込みD
ATA(至)の書き込みを行う。
従来の回路ではRAMに書き込むスロットと読み出すス
ロットが決まっており、第2図の回路で説明すると書き
込み信号がチャンネル単位で入力されなければならず、
外部より、チャンネル単位でない不定期なタイミングの
信号により書き込みを行うことができないという問題点
があった。
ロットが決まっており、第2図の回路で説明すると書き
込み信号がチャンネル単位で入力されなければならず、
外部より、チャンネル単位でない不定期なタイミングの
信号により書き込みを行うことができないという問題点
があった。
本発明は上記の問題を解消するためになされたもので固
定されたタイミングで読み出しを行う回路において不定
期にDATAを書き込むことができる回路を得ることを
目的とする。
定されたタイミングで読み出しを行う回路において不定
期にDATAを書き込むことができる回路を得ることを
目的とする。
不定期に入力される書き込み命令信号を保持する回路と
保持した信号をスロット単位に取り直すラッチ回路と読
み出すタイミングで書き込みを行わないようにするNA
NDゲートを設けたものである。
保持した信号をスロット単位に取り直すラッチ回路と読
み出すタイミングで書き込みを行わないようにするNA
NDゲートを設けたものである。
不定期に入力される書き込み信号を保持し、読み出しの
行われていないスロットにおいて書き込みを行う。
行われていないスロットにおいて書き込みを行う。
本発明による一実施例を第1図に示す。
第1図において、第2図に示したものと同一符号を付し
たものは同−又は相当部分を示す。
たものは同−又は相当部分を示す。
(14,Q椴は第3図のチャンネル単位とは全く非同期
に入力されるWrl、 Wr2で書き込み命令信号で、
HIGHACTIVEである。
に入力されるWrl、 Wr2で書き込み命令信号で、
HIGHACTIVEである。
αす、aη、(ト)、α俤はラッチ回路、翰、@は2人
力がともにHIGHのときLOW信号を出力するNAN
Dゲートでそれぞれの出力が(1)9g3のWSt 、
WS2である。
力がともにHIGHのときLOW信号を出力するNAN
Dゲートでそれぞれの出力が(1)9g3のWSt 、
WS2である。
@は2人力のいずれかがLOWのときLOW信号を出力
するANDゲートで(至)はその出力でWS信号である
。
するANDゲートで(至)はその出力でWS信号である
。
第1図において、5LOT CLK(1)に従ってスロ
ット発生回路(2)では、第3図に示す5LOTIS
−5LOTsSのスロット単位の信号を発生する。チャ
ンネル単位の読み出し信号RSI (3) 、 R82
(4) 、 R33(5)は、5LOTIS(6)、5
LOT3S(7)、5LOT5S(8)とNANDゲー
ト(9)、 (10,αηで抜かれて、ANDゲート四
でR3信号Uとなる。
ット発生回路(2)では、第3図に示す5LOTIS
−5LOTsSのスロット単位の信号を発生する。チャ
ンネル単位の読み出し信号RSI (3) 、 R82
(4) 、 R33(5)は、5LOTIS(6)、5
LOT3S(7)、5LOT5S(8)とNANDゲー
ト(9)、 (10,αηで抜かれて、ANDゲート四
でR3信号Uとなる。
Wrxα4.wrzg5の書き込み命令信号は保持回路
Ql 、αηで保持され、ラッチ回路(ト)、 Qlに
より5LOT単位に取り直される。
Ql 、αηで保持され、ラッチ回路(ト)、 Qlに
より5LOT単位に取り直される。
ラッチ08)で取り直された信号はNANDゲート(ホ
)において、R8信号q3が出力されていないときWS
I■υ信号を出力し、R3信号α]が出力されていると
きWS112υ信号は出力されない。同様にラッチ01
で取り直された信号はNANDゲート@においてR8信
号α弘が出力されていないときWS2(至)信号を出力
する。WSxQ) 、 WSzElはそれぞれ保持回路
慨α力に接続されており、WSII)、 ws2@出力
時には保持回路Q#、(17)ににおいて保持している
データは消滅する。WS1@1)、 WS2翰はAND
ゲート(ハ)によりWS信号に)となる。
)において、R8信号q3が出力されていないときWS
I■υ信号を出力し、R3信号α]が出力されていると
きWS112υ信号は出力されない。同様にラッチ01
で取り直された信号はNANDゲート@においてR8信
号α弘が出力されていないときWS2(至)信号を出力
する。WSxQ) 、 WSzElはそれぞれ保持回路
慨α力に接続されており、WSII)、 ws2@出力
時には保持回路Q#、(17)ににおいて保持している
データは消滅する。WS1@1)、 WS2翰はAND
ゲート(ハ)によりWS信号に)となる。
読み出しアドレス発生回路(至)はR3信号(至)が入
力されるたびにアドレスを変化させ出力する。
力されるたびにアドレスを変化させ出力する。
書き込みアドレス発生回路勾はWS信号(ハ)が人力さ
れるたびにアドレスを変化させ出力する。
れるたびにアドレスを変化させ出力する。
読み出しアドレス発生回路(4)の出力はセレクタ(ハ
)において、R3信号αつが入力されるたびに選択され
て、RAMfiに入力される。
)において、R3信号αつが入力されるたびに選択され
て、RAMfiに入力される。
書き込みアドレス発生回路(社)の出力はセレクタ■に
おいてWS信号翰が入力されるたびに選択されRAMf
iに入力される。WS信号(至)に伴ってWE発生回路
14テ、WRITE ENABLE信号の′Dが発生し
RAMC!lに入力される。
おいてWS信号翰が入力されるたびに選択されRAMf
iに入力される。WS信号(至)に伴ってWE発生回路
14テ、WRITE ENABLE信号の′Dが発生し
RAMC!lに入力される。
RA M翰はR3信号q3発生時に読み出しアドレスに
)に従って読み出しDATA Wを出力し、wS信号(
4)発生時に書き込みアドレス史に従って書き込みDA
TA(至)を書き込む。
)に従って読み出しDATA Wを出力し、wS信号(
4)発生時に書き込みアドレス史に従って書き込みDA
TA(至)を書き込む。
本発明によれば、書き込み命令信号を保持し、読み出し
を行っていないスロットにおいて書き込みを行うように
構成したので、書き込み命令信号が不定期に入力されて
も書き込みを行うことができる。
を行っていないスロットにおいて書き込みを行うように
構成したので、書き込み命令信号が不定期に入力されて
も書き込みを行うことができる。
第1図は本発明の一実施例によるRAM周辺回路のブロ
ック図、第2図は従来のRAM周辺回路の一例を示すブ
ロック図、第3図は本発明に係る装置の出力を示すもの
である。 (1)は5LOTCLK入力、(2)はスロット発生回
路、(3) 、 (4)、 (5)はR3I、 R52
,R33で読み出し信号、qΦ、αυは書き込み命令信
号、αQ、Qη、(ト)、 OIはラッチ回路、四、(
イ)はNANDゲート、(4)は読み出しアドレス発生
回路、(イ)は書き込みアドレス発生回路、@はセレク
タ、翰はRAM、(7)はWE発生回路、曽は読み出b
DATA、、cg9は書き込みDATAである。 各図中の同一符号は同一、又は相当部分を示す。
ック図、第2図は従来のRAM周辺回路の一例を示すブ
ロック図、第3図は本発明に係る装置の出力を示すもの
である。 (1)は5LOTCLK入力、(2)はスロット発生回
路、(3) 、 (4)、 (5)はR3I、 R52
,R33で読み出し信号、qΦ、αυは書き込み命令信
号、αQ、Qη、(ト)、 OIはラッチ回路、四、(
イ)はNANDゲート、(4)は読み出しアドレス発生
回路、(イ)は書き込みアドレス発生回路、@はセレク
タ、翰はRAM、(7)はWE発生回路、曽は読み出b
DATA、、cg9は書き込みDATAである。 各図中の同一符号は同一、又は相当部分を示す。
Claims (1)
- RAMのデータ読み出しをスロットを設け、一定のスロ
ットにおいて行い、不定期なタイミングで書き込みの命
令信号が入力される回路において、書き込み命令信号を
保持する回路、保持した信号をスロット単位に取り直す
ラッチ回路、読み出しのスロットでは、書き込みを行わ
ないようにするNANDゲートを設け、一定のスロット
においてデータの読み出しを行い、書き込み命令信号が
入力されたら、読み出しを行っていないスロットにおい
て書き込みを行うことを特徴とするRAM周辺回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62256831A JPH0198182A (ja) | 1987-10-12 | 1987-10-12 | Ram周辺回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62256831A JPH0198182A (ja) | 1987-10-12 | 1987-10-12 | Ram周辺回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0198182A true JPH0198182A (ja) | 1989-04-17 |
Family
ID=17298035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62256831A Pending JPH0198182A (ja) | 1987-10-12 | 1987-10-12 | Ram周辺回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0198182A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7631520B2 (en) | 2003-03-28 | 2009-12-15 | Gunze Limited | Inner wear and high-gauge circular knitting machine, and knitting method using the high-gauge circular knitting machine |
-
1987
- 1987-10-12 JP JP62256831A patent/JPH0198182A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7631520B2 (en) | 2003-03-28 | 2009-12-15 | Gunze Limited | Inner wear and high-gauge circular knitting machine, and knitting method using the high-gauge circular knitting machine |
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