JPH018005Y2 - - Google Patents
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- Publication number
- JPH018005Y2 JPH018005Y2 JP1980121318U JP12131880U JPH018005Y2 JP H018005 Y2 JPH018005 Y2 JP H018005Y2 JP 1980121318 U JP1980121318 U JP 1980121318U JP 12131880 U JP12131880 U JP 12131880U JP H018005 Y2 JPH018005 Y2 JP H018005Y2
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- JP
- Japan
- Prior art keywords
- transistors
- output
- resistor
- emitter
- circuits
- Prior art date
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- Expired
Links
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229940119265 sepp Drugs 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は入力信号に対して上下対称な動作を行
ない入力、出力共平衝、不平衝のどちらでも構成
できるプツシユプル増幅回路に関する。
ない入力、出力共平衝、不平衝のどちらでも構成
できるプツシユプル増幅回路に関する。
第１図は従来の差動増幅回路で、トランジスタ
Q1とトランジスタQ2の特性が良くそろつていれ
ば出力V01と出力V02の差電圧、すなわち差動出
力は偶数次歪を低くできるが、出力V01対アー
ス、又は出力V02対アース電圧の偶数次歪はシン
グルのエミツタ接地増幅回路と同じだけ発生して
いる。この差動出力をシングル出力に変換するに
は、次段にカレントミラー負荷の差動増幅器等の
非対称な回路を設けなければならない。
Q1とトランジスタQ2の特性が良くそろつていれ
ば出力V01と出力V02の差電圧、すなわち差動出
力は偶数次歪を低くできるが、出力V01対アー
ス、又は出力V02対アース電圧の偶数次歪はシン
グルのエミツタ接地増幅回路と同じだけ発生して
いる。この差動出力をシングル出力に変換するに
は、次段にカレントミラー負荷の差動増幅器等の
非対称な回路を設けなければならない。
第２図は他の従来例で、差動増幅回路を２つ用
いて上下対称な差動出力を２組取り出せる増幅回
路であるが、通常電流源Ib，Icは別々の回路で構
成され、トランジスタQ3〜Q6に対称な動作をさ
せようとすると電流源IbとIcの電流を調整する必
要がある。
いて上下対称な差動出力を２組取り出せる増幅回
路であるが、通常電流源Ib，Icは別々の回路で構
成され、トランジスタQ3〜Q6に対称な動作をさ
せようとすると電流源IbとIcの電流を調整する必
要がある。
また、電流源IbとIcを完全に調整した場合でも
温度や電源電圧その他のパラメータ変動要因によ
つて電流源IbとIcが別々にドリフトする可能性が
あり、上下の対称性は直流的にも保てないばかり
か、交流的にもバランスが完全には取れない。
温度や電源電圧その他のパラメータ変動要因によ
つて電流源IbとIcが別々にドリフトする可能性が
あり、上下の対称性は直流的にも保てないばかり
か、交流的にもバランスが完全には取れない。
例えば出力V03とV04、あるいは出力V05とV06
は良好な差動出力が取り出せるが、出力V03と
V05や出力04とV06との間の出力では偶数次の歪打
ち消しが良好に実現できず、さらに上下の差動回
路の直流、交流的なアンバランスにより、いわゆ
るCMRRが高く取れないという欠点があつた。
は良好な差動出力が取り出せるが、出力V03と
V05や出力04とV06との間の出力では偶数次の歪打
ち消しが良好に実現できず、さらに上下の差動回
路の直流、交流的なアンバランスにより、いわゆ
るCMRRが高く取れないという欠点があつた。
本考案は上記不都合を解消すべく提案されたも
のであり、第３図は本考案の一実施例である。
のであり、第３図は本考案の一実施例である。
トランジスタQ1，Q2はコレクタが電源に接続
されているのでエミツタフオロワとして動作し、
又それぞれのエミツタが抵抗R3，R6を介して共
通電流源Idに接続されているため差動増幅器とし
て動作する。
されているのでエミツタフオロワとして動作し、
又それぞれのエミツタが抵抗R3，R6を介して共
通電流源Idに接続されているため差動増幅器とし
て動作する。
一方、抵抗R3の両端にはトランジスタQ3とQ4
のベース、抵抗R6の両端にはトランジスタQ5と
Q6のベースが接続され、トランジスタQ3とQ4の
エミツタ（トランジスタQ5，Q6のエミツタ）は
トランジスタQ3とQ4（トランジスタQ5とQ6）の
コレクタ電流設定用の抵抗R4（R5）を介して接続
されているためトランジスタQ3とQ4（トランジス
タQ5とQ6）にはまつたく同一の電流が流れる。
のベース、抵抗R6の両端にはトランジスタQ5と
Q6のベースが接続され、トランジスタQ3とQ4の
エミツタ（トランジスタQ5，Q6のエミツタ）は
トランジスタQ3とQ4（トランジスタQ5とQ6）の
コレクタ電流設定用の抵抗R4（R5）を介して接続
されているためトランジスタQ3とQ4（トランジス
タQ5とQ6）にはまつたく同一の電流が流れる。
またトランジスタQ1とQ2の出力、すなわち抵
抗R3とR6の両端の電圧は逆相で励振されるから、
トランジスタQ3とQ4、あるいはトランジスタQ5
とQ6は完全にコンプリメンタリなプツシユプル
動作を行ない、トランジスタQ3とQ5および、ト
ランジスタQ4とQ6もプツシユプルで動作する。
すなわち入力V1があると、出力V3とV6は入力V1
と逆相、出力V4とV5は入力V1と同相の出力信号
が得られる。
抗R3とR6の両端の電圧は逆相で励振されるから、
トランジスタQ3とQ4、あるいはトランジスタQ5
とQ6は完全にコンプリメンタリなプツシユプル
動作を行ない、トランジスタQ3とQ5および、ト
ランジスタQ4とQ6もプツシユプルで動作する。
すなわち入力V1があると、出力V3とV6は入力V1
と逆相、出力V4とV5は入力V1と同相の出力信号
が得られる。
また、入力V2に対しても同様である。
第４図は第３図のトランジスタをFETに置き
換えた場合の回路図を示し、その動作は第３図の
回路と同様であるので省略する。
換えた場合の回路図を示し、その動作は第３図の
回路と同様であるので省略する。
第５図は本考案の応用回路例である。
入力はFETのソースフオロワで受け、Q3〜Q6
にはデユアルトランジスタを用いて温度ドリフト
に対処している。この出力をトランジスタQ3と
Q6のコレクタより取り出し、トランジスタQ7，
Q8で受ける。トランジスタQ7，Q8はプツシユプ
ル動作し、この出力をトランジスタQ9，Q10より
成るSEPPでシングル出力に変換している。抵抗
R2，R3はゲイン決定のためのNF抵抗、抵抗R4，
R5はオフセツト調整用の抵抗である。
にはデユアルトランジスタを用いて温度ドリフト
に対処している。この出力をトランジスタQ3と
Q6のコレクタより取り出し、トランジスタQ7，
Q8で受ける。トランジスタQ7，Q8はプツシユプ
ル動作し、この出力をトランジスタQ9，Q10より
成るSEPPでシングル出力に変換している。抵抗
R2，R3はゲイン決定のためのNF抵抗、抵抗R4，
R5はオフセツト調整用の抵抗である。
以上のように本考案によれば交流、直流的に上
下対称な差動出力が２組得られ、対称プツシユプ
ル動作により低歪出力が得られ、交流的にアース
に落ちている共通エミツタ抵抗がないため、高
CMRRが得られる等の効果を得ることができる。
下対称な差動出力が２組得られ、対称プツシユプ
ル動作により低歪出力が得られ、交流的にアース
に落ちている共通エミツタ抵抗がないため、高
CMRRが得られる等の効果を得ることができる。
第１図、第２図は従来例、第３図は本考案の一
実施例、第４図は本考案の他の実施例、第５図は
本考案の応用例をそれぞれ示す。
実施例、第４図は本考案の他の実施例、第５図は
本考案の応用例をそれぞれ示す。
Claims (1)
- 一対の異極性の導電型トランジスタの一方のエ
ミツタを直接または抵抗等の導通回路を介して他
方のエミツタのみに接続し、各々のベースを抵抗
等の導通回路を介して接続し、各々のコレクタは
負荷を介して電源に接続し、さらにこれと同じ構
成のものをもう一対作り、この二対の回路の各々
のベース入力回路に互いに逆相の信号を加え、上
記４つのトランジスタの負荷のすべて、あるいは
一部から出力信号を取り出すよう構成したことを
特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980121318U JPH018005Y2 (ja) | 1980-08-27 | 1980-08-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980121318U JPH018005Y2 (ja) | 1980-08-27 | 1980-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743620U JPS5743620U (ja) | 1982-03-10 |
| JPH018005Y2 true JPH018005Y2 (ja) | 1989-03-02 |
Family
ID=29481985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980121318U Expired JPH018005Y2 (ja) | 1980-08-27 | 1980-08-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH018005Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131221U (ja) * | 1985-02-01 | 1986-08-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437668A (en) * | 1977-08-31 | 1979-03-20 | Sansui Electric Co | Differential amplifier |
-
1980
- 1980-08-27 JP JP1980121318U patent/JPH018005Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437668A (en) * | 1977-08-31 | 1979-03-20 | Sansui Electric Co | Differential amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743620U (ja) | 1982-03-10 |
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