JPH0157850B2 - - Google Patents
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- JPH0157850B2 JPH0157850B2 JP57103352A JP10335282A JPH0157850B2 JP H0157850 B2 JPH0157850 B2 JP H0157850B2 JP 57103352 A JP57103352 A JP 57103352A JP 10335282 A JP10335282 A JP 10335282A JP H0157850 B2 JPH0157850 B2 JP H0157850B2
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- JP
- Japan
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- output
- counter
- signal
- pulse
- level
- Prior art date
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Links
- 238000001514 detection method Methods 0.000 claims description 15
- 238000000605 extraction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
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- 230000002250 progressing effect Effects 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/86—Pulse counters comprising counting chains; Frequency dividers comprising counting chains reversible
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
［産業上の利用分野］
この発明は例えばロータリエンコーダ等から出
力されるパルス列をカウントするパルス列カウン
ト回路に関する。 ［従来の技術］ 産業用ロボツトの腕等の移動体の移動距離を検
出する方法としては、例えば、この移動体の駆動
源であるモータに直結されたロータリエンコーダ
の出力パルスを計数するという方法が一般的であ
る。この場合、モータ１回転当りの移動体の移動
量をｌ、移動体の全移動距離をＬ、ロータリエン
コーダの１回転当りの出力パルス数をＮとする
と、全移動距離Ｌに対応するロータリエンコーダ
の出力パルス数PTは PT＝Ｌ／ｌ・Ｎ ………(1) となる。したがつて、このようなシステムに用い
られるパルスカウント回路は少なくともパルス数
PTがカウントできなくてはならない。 第１図は上述したシステムに多く用いられる従
来のパルスカウント回路の一例である。なお、こ
のパルスカウント回路に用いられるロータリエン
コーダは２相式のもので互いに1/4波長ずれてい
るLead信号とLag信号（第２図ロ，ハ参照）の
２パルス列を出力する。周知のように、このロー
タリエンコーダは正転時にLead信号が進み、逆
転時にLag信号が進むよう構成されている。第１
図に示す１はアツプ・ダウンパルス抽出回路であ
り、Ｄ型フリツプフロツプ（以下DFFと略称す
る）２〜４およびアンドゲート５，６から構成さ
れている。このアツプ・ダウン抽出回路は周知の
ようにLead信号が進んでいる時にアツプパルス
UPを出力し、Lag信号が進んでいる時にダウン
パルスDOWNを出力する。参考のためにLead信
号が進んでいる場合のアツプダウン抽出回路１内
の各部の波形を第２図イ〜ヌに示す。この図にお
いて、イはクロツク発生器１０が出力するクロツ
クパルスCKP、ロ，ハは各々Lead信号および
Lag信号、ニ，ホは各々DFF２のＱ、出力端子
から出力される信号S1，1、ヘはDFF３の出
力端子から出力される信号2、ト，チは各々
DFF４のＱ、出力端子から出力される信号S3，
Ｓ3、リはアンドゲート５から出力されるアツプ
パルスUP、ヌはアンドゲート６から出力される
ダウンパルスDOWNを各々示している。なお、
第１図に示すようにアツプパルスUPは信号S1，
Ｓ2，3の論理積となつているから、第２図ニ，
ヘ，チに示す信号の論理積をとると同図リに示す
アツプパルスUPが得られる。また、第２図から
解るようにLead信号とアツプパルスUPのパルス
数は等しい。 次に、第１図に示す１１〜１４は各々カウンタ
であり、各々アツプパルス用端子UC、ダウンカ
ウント用端子DCおよびクリア端子CLRを有し、
かつ、最上位ビツトの桁上げ信号を出力するキヤ
リー出力端子CYと最下位ビツトの桁下げ信号を
出力するボロー出力端子BRを有している。これ
らのカウンタ１１〜１４は図に示すように16ビツ
トのアツプダウンカウンタ２０を構成している。
また一方、移動体が基準位置にあることを検知す
る検知器から基準位置信号（“Ｌ”レベルの信号）
が端子１７に供給されるようになつている。この
基準位置信号が端子１７に供給されるとインバー
タ１５の出力信号が“Ｈ”レベルになりカウンタ
１１〜１４がすべてクリアされる。なお、基準位
置信号が供給されなければインバータ１５の入力
端子が抵抗１６によりプルアツプされているの
で、インバータ１５の出力信号は“Ｌ”レベルに
あり、カウンタ１１〜１４はクリアされない。 ［発明が解決しようとする課題］ ところで、上述した従来のパルスカウント回路
においてはアツプダウンカウンタ２０のカウント
能力と前述した(1)式から得られるロータリエンコ
ーダの出力パルス数PTとは一致するようになつ
ている。しかしながら、システムによつては移動
体（ロボツトの腕等）の全移動距離Ｌが2L、3L
……と大きくなる場合があり、この際に前述した
パルスカウント回路をそのまま用いるとカウンタ
２０がビツトオーバとなつてしまう。そこで、従
来このような場合には１回転当りの出力パルス数
の少ないロータリエンコーダを用いるという方法
が採られていた。しかし、システムによつてロー
タリエンコーダを変えることはモータとロータリ
エンコーダとから成るユニツトを標準化すること
ができないという不利を招き、また、所望のシス
テムに適合するようなロータリエンコーダが必ず
あるとは限らない。 この発明は上述した事情に鑑みてなされたもの
で、最大カウント値を外部からの設定により調整
することが可能なパルスカウント回路を提供する
ものであり、移動体の全移動距離が変わつてこれ
に対応するロータリエンコーダの出力パルス数が
増えた場合でも、ビツトオーバにならずにパルス
カウントが行うことを可能ならしめることを目的
とする。 ［課題を解決するための手段］ 上記課題を解決するため、この発明は、外部機
器から供給されるパルス列をアツプ・ダウンカウ
ントする第１のカウンタと、 前記第１のカウンタのカウント値の絶対値を検
出する手段であつて、 (a) 前記第１のカウンタの最上位ビツトを除く各
ビツト出力と最上位ビツト出力との排他的論理
和を出力する該各ビツト出力に対応した排他的
論理和回路、および (b) 前記各ビツト出力に対応した排他的論理和回
路の出力を加算用入力とし、前記第１のカウン
タの最上位ビツト出力を桁上げ入力とする全加
算器からなり、前記全加算器の出力を前記第１
のカウンタのカウント値の絶対値として出力す
る絶対値検出部と、 前記絶対値検出部の出力値との比較に用いる
比較値を設定する設定部と、 前記絶対値検出部の出力値と前記比較値とを
比較し、一致した場合に一致信号を出力すると
共にこの一致信号によつて前記第１のカウンタ
をリセツトする一致検出部と、 前記一致信号に基づいてカウントを行う第２
のカウンタと を具備することを特徴としている。 ［作用］ 上記構成によれば、外部機器からのパルス列に
よつて第１のカウンタがアツプカウントあるいは
ダウンカウントされる。この第１のカウンタの最
上位ビツトは符号ビツトとして使用される。 そして、第１のカウンタの最上位ビツトが
“０”の場合、すなわち、カウント値が正の場合
は、第１のカウンタの各ビツト出力がそのままカ
ウント値の絶対値を示す値として全加算器から出
力される。これに対し、第１のカウンタの最上位
ビツトが“１”の場合、すなわち、カウント値が
負の場合は、第１のカウンタの最上位ビツトを除
く各ビツト出力は排他的論理和回路によつて論理
反転され、さらに論理反転されて得られたデータ
に全加算器によつて１が加算され、結局、カウン
ト値の補数が求められ、この補数が第１のカウン
タのカウント値の絶対値として得られる。 そして、このようにして得られる第１のカウン
タのカウント値の絶対値が設定手段によつて設定
された比較値と一致すると、一致検出部から一致
信号が出力される。そして、この一致信号によつ
て、第２のカウンタがカウント動作すると共に、
第１のカウンタがリセツトされる。 ［実施例］ 以下図面を参照してこの発明の実施例について
説明する。 第３図はこの発明の一実施例の構成を示すブロ
ツク図である。なお、この図において第１図の各
部と対応する部分には同一の符号を付しその説明
を省略する。この図において３０はアツプカウン
ト用端子UC、ダウンカウント用端子DCおよびク
リア端子CLRを有する４ビツトバイナリカウン
タであり、出力端子QA〜QCが各々重み20〜22に
対応しており、出力端子QDは符号ビツトとして
用いられる。すなわち、この出力端子QA〜QD
の出力値とカウント値との関係は表−１に示す関
係となつている。
力されるパルス列をカウントするパルス列カウン
ト回路に関する。 ［従来の技術］ 産業用ロボツトの腕等の移動体の移動距離を検
出する方法としては、例えば、この移動体の駆動
源であるモータに直結されたロータリエンコーダ
の出力パルスを計数するという方法が一般的であ
る。この場合、モータ１回転当りの移動体の移動
量をｌ、移動体の全移動距離をＬ、ロータリエン
コーダの１回転当りの出力パルス数をＮとする
と、全移動距離Ｌに対応するロータリエンコーダ
の出力パルス数PTは PT＝Ｌ／ｌ・Ｎ ………(1) となる。したがつて、このようなシステムに用い
られるパルスカウント回路は少なくともパルス数
PTがカウントできなくてはならない。 第１図は上述したシステムに多く用いられる従
来のパルスカウント回路の一例である。なお、こ
のパルスカウント回路に用いられるロータリエン
コーダは２相式のもので互いに1/4波長ずれてい
るLead信号とLag信号（第２図ロ，ハ参照）の
２パルス列を出力する。周知のように、このロー
タリエンコーダは正転時にLead信号が進み、逆
転時にLag信号が進むよう構成されている。第１
図に示す１はアツプ・ダウンパルス抽出回路であ
り、Ｄ型フリツプフロツプ（以下DFFと略称す
る）２〜４およびアンドゲート５，６から構成さ
れている。このアツプ・ダウン抽出回路は周知の
ようにLead信号が進んでいる時にアツプパルス
UPを出力し、Lag信号が進んでいる時にダウン
パルスDOWNを出力する。参考のためにLead信
号が進んでいる場合のアツプダウン抽出回路１内
の各部の波形を第２図イ〜ヌに示す。この図にお
いて、イはクロツク発生器１０が出力するクロツ
クパルスCKP、ロ，ハは各々Lead信号および
Lag信号、ニ，ホは各々DFF２のＱ、出力端子
から出力される信号S1，1、ヘはDFF３の出
力端子から出力される信号2、ト，チは各々
DFF４のＱ、出力端子から出力される信号S3，
Ｓ3、リはアンドゲート５から出力されるアツプ
パルスUP、ヌはアンドゲート６から出力される
ダウンパルスDOWNを各々示している。なお、
第１図に示すようにアツプパルスUPは信号S1，
Ｓ2，3の論理積となつているから、第２図ニ，
ヘ，チに示す信号の論理積をとると同図リに示す
アツプパルスUPが得られる。また、第２図から
解るようにLead信号とアツプパルスUPのパルス
数は等しい。 次に、第１図に示す１１〜１４は各々カウンタ
であり、各々アツプパルス用端子UC、ダウンカ
ウント用端子DCおよびクリア端子CLRを有し、
かつ、最上位ビツトの桁上げ信号を出力するキヤ
リー出力端子CYと最下位ビツトの桁下げ信号を
出力するボロー出力端子BRを有している。これ
らのカウンタ１１〜１４は図に示すように16ビツ
トのアツプダウンカウンタ２０を構成している。
また一方、移動体が基準位置にあることを検知す
る検知器から基準位置信号（“Ｌ”レベルの信号）
が端子１７に供給されるようになつている。この
基準位置信号が端子１７に供給されるとインバー
タ１５の出力信号が“Ｈ”レベルになりカウンタ
１１〜１４がすべてクリアされる。なお、基準位
置信号が供給されなければインバータ１５の入力
端子が抵抗１６によりプルアツプされているの
で、インバータ１５の出力信号は“Ｌ”レベルに
あり、カウンタ１１〜１４はクリアされない。 ［発明が解決しようとする課題］ ところで、上述した従来のパルスカウント回路
においてはアツプダウンカウンタ２０のカウント
能力と前述した(1)式から得られるロータリエンコ
ーダの出力パルス数PTとは一致するようになつ
ている。しかしながら、システムによつては移動
体（ロボツトの腕等）の全移動距離Ｌが2L、3L
……と大きくなる場合があり、この際に前述した
パルスカウント回路をそのまま用いるとカウンタ
２０がビツトオーバとなつてしまう。そこで、従
来このような場合には１回転当りの出力パルス数
の少ないロータリエンコーダを用いるという方法
が採られていた。しかし、システムによつてロー
タリエンコーダを変えることはモータとロータリ
エンコーダとから成るユニツトを標準化すること
ができないという不利を招き、また、所望のシス
テムに適合するようなロータリエンコーダが必ず
あるとは限らない。 この発明は上述した事情に鑑みてなされたもの
で、最大カウント値を外部からの設定により調整
することが可能なパルスカウント回路を提供する
ものであり、移動体の全移動距離が変わつてこれ
に対応するロータリエンコーダの出力パルス数が
増えた場合でも、ビツトオーバにならずにパルス
カウントが行うことを可能ならしめることを目的
とする。 ［課題を解決するための手段］ 上記課題を解決するため、この発明は、外部機
器から供給されるパルス列をアツプ・ダウンカウ
ントする第１のカウンタと、 前記第１のカウンタのカウント値の絶対値を検
出する手段であつて、 (a) 前記第１のカウンタの最上位ビツトを除く各
ビツト出力と最上位ビツト出力との排他的論理
和を出力する該各ビツト出力に対応した排他的
論理和回路、および (b) 前記各ビツト出力に対応した排他的論理和回
路の出力を加算用入力とし、前記第１のカウン
タの最上位ビツト出力を桁上げ入力とする全加
算器からなり、前記全加算器の出力を前記第１
のカウンタのカウント値の絶対値として出力す
る絶対値検出部と、 前記絶対値検出部の出力値との比較に用いる
比較値を設定する設定部と、 前記絶対値検出部の出力値と前記比較値とを
比較し、一致した場合に一致信号を出力すると
共にこの一致信号によつて前記第１のカウンタ
をリセツトする一致検出部と、 前記一致信号に基づいてカウントを行う第２
のカウンタと を具備することを特徴としている。 ［作用］ 上記構成によれば、外部機器からのパルス列に
よつて第１のカウンタがアツプカウントあるいは
ダウンカウントされる。この第１のカウンタの最
上位ビツトは符号ビツトとして使用される。 そして、第１のカウンタの最上位ビツトが
“０”の場合、すなわち、カウント値が正の場合
は、第１のカウンタの各ビツト出力がそのままカ
ウント値の絶対値を示す値として全加算器から出
力される。これに対し、第１のカウンタの最上位
ビツトが“１”の場合、すなわち、カウント値が
負の場合は、第１のカウンタの最上位ビツトを除
く各ビツト出力は排他的論理和回路によつて論理
反転され、さらに論理反転されて得られたデータ
に全加算器によつて１が加算され、結局、カウン
ト値の補数が求められ、この補数が第１のカウン
タのカウント値の絶対値として得られる。 そして、このようにして得られる第１のカウン
タのカウント値の絶対値が設定手段によつて設定
された比較値と一致すると、一致検出部から一致
信号が出力される。そして、この一致信号によつ
て、第２のカウンタがカウント動作すると共に、
第１のカウンタがリセツトされる。 ［実施例］ 以下図面を参照してこの発明の実施例について
説明する。 第３図はこの発明の一実施例の構成を示すブロ
ツク図である。なお、この図において第１図の各
部と対応する部分には同一の符号を付しその説明
を省略する。この図において３０はアツプカウン
ト用端子UC、ダウンカウント用端子DCおよびク
リア端子CLRを有する４ビツトバイナリカウン
タであり、出力端子QA〜QCが各々重み20〜22に
対応しており、出力端子QDは符号ビツトとして
用いられる。すなわち、この出力端子QA〜QD
の出力値とカウント値との関係は表−１に示す関
係となつている。
【表】
また、端子UCにアツプパルスUPが、端子DC
にダウンパルスDOWNが供給されるようになつ
ている。３１〜３３は各々イクスクルーシブオア
ゲート（以下EXORと略称する）であり、各々
の一方の入力端子が出力端子QA〜ACに接続さ
れ、各々の他方の入力端子が出力端子QDに接続
されている。３４は全加算器であり、重み20〜22
に各々対応する入力端子D1〜D3と、重み2-1から
桁上り信号が供給される端子C0を有している。
この端子C0はカウンタ３０の出力端子QDに接続
されている。また、この全加算器３４は C0 ＋）D3D2D1 ………(2) Σ3Σ2Σ1 なる演算を行つて、演算結果を出力端子Σ1〜Σ3
から出力する。３５は比較器であり、重み20〜22
に各々対応する入力端子A1〜A3と、同様に重み
20〜22に各々対応する入力端子B1〜B3とを有し、
入力端子A1〜A3とB1〜B3に供給される信号が一
致した時に一致信号Ａ＝Ｂを出力するものであ
る。入力端子B1〜B3は各々抵抗４５〜４７によ
りプルアツプされるとともに、スイツチS1〜S3を
介して接地されるようになつている。この場合、
スイツチS1〜S3のON−OFF状態により入力端子
B1〜B3に供給される信号が決定される。例えば
スイツチS1，S2が「OFF」、スイツチS3が「ON」
である場合、入力端子B1，B2が“Ｈ”レベル、
入力端子B3が“Ｌ”レベルになるので、入力端
子B1〜B3に供給される信号は「３」となる。３
６は一致信号Ａ＝ＢとダウンパルスDOWNの論
理積をとり、ダウン信号P2を出力するアンドゲ
ート、３７は一致信号Ａ＝ＢとアツプパルスUP
との論理積をとり、アツプ信号P1を出力するア
ンドゲートである。また、４０はオアゲート、３
９は一方の入力端が負論理となつているナンドゲ
ート、３８は両入力端が負論理となつているオア
ゲートである。これらの各ゲート３８〜４０はカ
ウンタ３０にクリア信号を与える条件を作つてい
るものであるが、その動作については後述する。 次に上述したパルスカウント回路の動作を説明
するが、比較器３５の入力端子B1〜B3に供給さ
れる信号に前述したように「３」を設定した場合
を例にとり、さらに、移動体が基準位置から正側
（Lead信号が進む方向）に移動する場合と、基準
位置から負側（Lag信号が進む方向）に移動する
場合を例にとつて説明する。 移動体が基準位置から正側に移動する場合。 まず、移動体が基準位置にあると、端子１７
に“Ｌ”レベルの基準位置信号が供給され、こ
の結果、オアゲート３８の出力信号およびイン
バータ１５の出力信号が“Ｈ”レベルになつて
カウンタ３０，２０がリセツトされる。次に移
動体が正側に移動するとアツプ・ダウンパルス
抽出回路１から第４図ロに示すようにアツプパ
ルスUPが出力され、カウンタ３０のUC端子に
供給される。なお、第４図イ，ロは各々第２図
イ，リに対応している。カウンタ３０はアツプ
パルスUPが供給される毎にアツプカウントし
てゆくが、この場合、出力端子QDが“Ｈ”レ
ベルにならない限り、出力端子QA〜QCの出
力信号はEXOR３１〜３３を通過して全加算
器３４の入力端子D1〜D3に各々供給される。
また、この場合全加算器３４は端子C0が“Ｌ”
レベルにあるから、入力端子D1〜D3に供給さ
れる信号をそのまま出力端子Σ1〜Σ3から各々
出力する（(2)式参照）。この結果、カウンタ３
０にアツプパルスUPの３発目が供給されると、
全加算器３５の出力端子Σ1，Σ2が“Ｈ”レベ
ル、Σ3が“Ｌ”レベルとなり、比較器３０の
入力端子A1〜A3に供給されている信号と、入
力端子B1〜B3に供給されている信号（すなわ
ち「３」）とが一致する。これにより、比較器
３０は第４図ハに示すように一致信号Ａ＝Ｂを
出力する。一致信号Ａ＝Ｂが出力されるとアン
ドゲート３７はこの信号とアツプパルスUPの
論理積をとり、同図ニの時刻t1に示すようにア
ツプ信号P1を出力する。この結果、カウンタ
２０が始めて１カウントする。また、アツプ信
号P1が出力されると、オアゲート４０の出力
信号が“Ｈ”レベルになるので、ナンドゲート
３９の出力信号がクロツクパルスCKPの立下
り時において“Ｌ”レベルになる。これによ
り、オアゲート３８の出力信号が“Ｈ”レベル
になりカウンタ３０がクリアされる。以後上述
した動作、すなわち、アツプパルスUPが３回
出力される毎にアツプ信号S1が１回出力される
動作がくり返される。 移動体が基準位置から負側に移動する場合。 まず、移動体が基準位置にあるときは前述し
た場合同様カウンタ２０，３０がクリアされて
いる。次に、移動体が負側に移動するとアツ
プ・ダウンパルス抽出回路１からダウンパルス
DOWNが出力される。この場合、ダウンパル
スDOWNはアツプパルスUPと同様のタイミン
グで出力されるから第４図ロに示すようにな
る。そして、カウンタ３０は１発目のダウンパ
ルスDOWNが供給されると、出力端子QA〜
QDがすべて“Ｈ”レベル、すなわち、カウン
タ３０のカウント値が「−１」になる。この結
果、EXOR３１〜３３の出力信号がすべて
“Ｌ”レベルになり、端子C0が“Ｈ”レベルに
なる。次いで、全加算器３４は前記(2)式に基づ
いて演算を行うから、出力端子Σ1が“Ｈ”レ
ベル、Σ2，Σ3が“Ｌ”レベルになり、全加算
器３４の出力値は「１」となる。このように、
出力端子QDが“Ｈ”レベルの場合、すなわ
ち、カウンタ３０のカウント値が負の数である
場合は、EXOR３１〜３３によつて、出力端
子QA〜QCの出力値が符号反転されて出力さ
れ、さらに、全加算器３４によつてEXOR３
１〜３３の出力値に１が加算される。この結
果、カウンタ３０のカウント値の補数が全加算
器３４から出力される。 そして、カウンタ３０に２発目のダウンパル
スDOWNが供給されると、出力端子QAが
“Ｌ”レベル、QB〜QDが“Ｈ”レベルになる
ので、EXOR３１の出力端子が“Ｈ”レベル、
EXOR３２，３３の出力端子が“Ｌ”レベル
になる。したがつて、全加算器３４の出力端子
Σ2が“Ｈ”レベル、Σ1，Σ3が“Ｌ”レベルに
なる。 次いで、カウンタ３０に３発目のダウンパル
スDOWNが供給されると出力端子QBが“Ｌ”
レベル、QA，QC，QDが“Ｈ”レベルにな
り、EXOR３２の出力端子が“Ｈ”レベル、
EXOR３１，３３の出力端子が“Ｌ”レベル
になる。従つて、全加算器３４の出力端子Σ1，
Σ2が“Ｈ”レベル、Σ3が“Ｌ”レベルになる。
すなわち、出力端子Σ1〜Σ3から出力される信
号が「３」となる。この結果、比較器３５の入
力端子B1〜B3に供給されている信号（すなわ
ち「３」）と、入力端子A1〜A3に供給されてい
る信号とが一致し、一致信号Ａ＝Ｂが出力され
る。一致信号Ａ＝Ｂが出力されると、アンドゲ
ート３６はこの信号とダウンパルスDOWNと
の論理積をとり、ダウン信号P2を出力する
（第４図ニ参照）。この結果、カウンタ２０が始
めてダウンカウントを行う。また、ダウン信号
P2が出力されると、オアゲート４０の出力信
号が“Ｈ”レベルになるので、ナンドゲート３
９の出力信号がクロツクパルスCKPの立下り
時において“Ｌ”レベルになる。これにより、
オアゲート３８の出力信号が“Ｈ”レベルにな
りカウンタ３０がクリアされる。以後上述した
動作、すなわち、ダウンパルスDOWNが３回
出力される毎にダウン信号S2が１回出力される
動作がくり返される。なお、上述した動作説明
からEXOR３１〜３３と全加算器３４とが、
カウンタ３０の出力信号を絶対値化しているの
が理解されよう。 なお、上述した実施例においては分周比３の
場合を例にとつて説明したが、スイツチS1〜S3
を操作することにより、分周比２〜７まで任意
に設定することができる。また、分周用に用い
たカウンタ３０を複数用いれば所望の分周比ｎ
を容易に得ることができる。 ［発明の効果］ 以上説明しようにこの発明によれば、外部機器
から供給されるパルス列をアツプ・ダウンカウン
トする第１のカウンタと、 前記第１のカウンタのカウント値の絶体値を検
出する手段であつて、 (a) 前記第１のカウンタの最上位ビツトを除く各
ビツト出力と最上位ビツト出力との排他的論理
和を出力する該各ビツト出力に対応した排他的
論理和回路、および (b) 前記各ビツト出力に対応した排他的論理和回
路の出力を加算用入力とし、前記第１のカウン
タの最上位ビツト出力を桁上げ入力とする全加
算器からなり、前記全加算器の出力を前記第１
のカウンタのカウント値の絶対値として出力す
る絶対値検出部と、 前記絶対値検出部の出力値との比較に用いる
比較値を設定する設定部と、 前記絶対値検出部の出力値と前記比較値とを
比較し、一致した場合に一致信号を出力すると
共にこの一致信号によつて前記第１のカウンタ
をリセツトする一致検出部と、 前記一致信号に基づいてカウントを行う第２
のカウンタとを設けたので、ロータリエンコー
ダから供給されるパルス列をカウントする場
合、移動体の全移動距離が変わつてこれに対応
するロータリエンコーダ等の出力パルス数が増
えても、ビツトオーバーにならずにパルスカウ
ントを行うことができる。
にダウンパルスDOWNが供給されるようになつ
ている。３１〜３３は各々イクスクルーシブオア
ゲート（以下EXORと略称する）であり、各々
の一方の入力端子が出力端子QA〜ACに接続さ
れ、各々の他方の入力端子が出力端子QDに接続
されている。３４は全加算器であり、重み20〜22
に各々対応する入力端子D1〜D3と、重み2-1から
桁上り信号が供給される端子C0を有している。
この端子C0はカウンタ３０の出力端子QDに接続
されている。また、この全加算器３４は C0 ＋）D3D2D1 ………(2) Σ3Σ2Σ1 なる演算を行つて、演算結果を出力端子Σ1〜Σ3
から出力する。３５は比較器であり、重み20〜22
に各々対応する入力端子A1〜A3と、同様に重み
20〜22に各々対応する入力端子B1〜B3とを有し、
入力端子A1〜A3とB1〜B3に供給される信号が一
致した時に一致信号Ａ＝Ｂを出力するものであ
る。入力端子B1〜B3は各々抵抗４５〜４７によ
りプルアツプされるとともに、スイツチS1〜S3を
介して接地されるようになつている。この場合、
スイツチS1〜S3のON−OFF状態により入力端子
B1〜B3に供給される信号が決定される。例えば
スイツチS1，S2が「OFF」、スイツチS3が「ON」
である場合、入力端子B1，B2が“Ｈ”レベル、
入力端子B3が“Ｌ”レベルになるので、入力端
子B1〜B3に供給される信号は「３」となる。３
６は一致信号Ａ＝ＢとダウンパルスDOWNの論
理積をとり、ダウン信号P2を出力するアンドゲ
ート、３７は一致信号Ａ＝ＢとアツプパルスUP
との論理積をとり、アツプ信号P1を出力するア
ンドゲートである。また、４０はオアゲート、３
９は一方の入力端が負論理となつているナンドゲ
ート、３８は両入力端が負論理となつているオア
ゲートである。これらの各ゲート３８〜４０はカ
ウンタ３０にクリア信号を与える条件を作つてい
るものであるが、その動作については後述する。 次に上述したパルスカウント回路の動作を説明
するが、比較器３５の入力端子B1〜B3に供給さ
れる信号に前述したように「３」を設定した場合
を例にとり、さらに、移動体が基準位置から正側
（Lead信号が進む方向）に移動する場合と、基準
位置から負側（Lag信号が進む方向）に移動する
場合を例にとつて説明する。 移動体が基準位置から正側に移動する場合。 まず、移動体が基準位置にあると、端子１７
に“Ｌ”レベルの基準位置信号が供給され、こ
の結果、オアゲート３８の出力信号およびイン
バータ１５の出力信号が“Ｈ”レベルになつて
カウンタ３０，２０がリセツトされる。次に移
動体が正側に移動するとアツプ・ダウンパルス
抽出回路１から第４図ロに示すようにアツプパ
ルスUPが出力され、カウンタ３０のUC端子に
供給される。なお、第４図イ，ロは各々第２図
イ，リに対応している。カウンタ３０はアツプ
パルスUPが供給される毎にアツプカウントし
てゆくが、この場合、出力端子QDが“Ｈ”レ
ベルにならない限り、出力端子QA〜QCの出
力信号はEXOR３１〜３３を通過して全加算
器３４の入力端子D1〜D3に各々供給される。
また、この場合全加算器３４は端子C0が“Ｌ”
レベルにあるから、入力端子D1〜D3に供給さ
れる信号をそのまま出力端子Σ1〜Σ3から各々
出力する（(2)式参照）。この結果、カウンタ３
０にアツプパルスUPの３発目が供給されると、
全加算器３５の出力端子Σ1，Σ2が“Ｈ”レベ
ル、Σ3が“Ｌ”レベルとなり、比較器３０の
入力端子A1〜A3に供給されている信号と、入
力端子B1〜B3に供給されている信号（すなわ
ち「３」）とが一致する。これにより、比較器
３０は第４図ハに示すように一致信号Ａ＝Ｂを
出力する。一致信号Ａ＝Ｂが出力されるとアン
ドゲート３７はこの信号とアツプパルスUPの
論理積をとり、同図ニの時刻t1に示すようにア
ツプ信号P1を出力する。この結果、カウンタ
２０が始めて１カウントする。また、アツプ信
号P1が出力されると、オアゲート４０の出力
信号が“Ｈ”レベルになるので、ナンドゲート
３９の出力信号がクロツクパルスCKPの立下
り時において“Ｌ”レベルになる。これによ
り、オアゲート３８の出力信号が“Ｈ”レベル
になりカウンタ３０がクリアされる。以後上述
した動作、すなわち、アツプパルスUPが３回
出力される毎にアツプ信号S1が１回出力される
動作がくり返される。 移動体が基準位置から負側に移動する場合。 まず、移動体が基準位置にあるときは前述し
た場合同様カウンタ２０，３０がクリアされて
いる。次に、移動体が負側に移動するとアツ
プ・ダウンパルス抽出回路１からダウンパルス
DOWNが出力される。この場合、ダウンパル
スDOWNはアツプパルスUPと同様のタイミン
グで出力されるから第４図ロに示すようにな
る。そして、カウンタ３０は１発目のダウンパ
ルスDOWNが供給されると、出力端子QA〜
QDがすべて“Ｈ”レベル、すなわち、カウン
タ３０のカウント値が「−１」になる。この結
果、EXOR３１〜３３の出力信号がすべて
“Ｌ”レベルになり、端子C0が“Ｈ”レベルに
なる。次いで、全加算器３４は前記(2)式に基づ
いて演算を行うから、出力端子Σ1が“Ｈ”レ
ベル、Σ2，Σ3が“Ｌ”レベルになり、全加算
器３４の出力値は「１」となる。このように、
出力端子QDが“Ｈ”レベルの場合、すなわ
ち、カウンタ３０のカウント値が負の数である
場合は、EXOR３１〜３３によつて、出力端
子QA〜QCの出力値が符号反転されて出力さ
れ、さらに、全加算器３４によつてEXOR３
１〜３３の出力値に１が加算される。この結
果、カウンタ３０のカウント値の補数が全加算
器３４から出力される。 そして、カウンタ３０に２発目のダウンパル
スDOWNが供給されると、出力端子QAが
“Ｌ”レベル、QB〜QDが“Ｈ”レベルになる
ので、EXOR３１の出力端子が“Ｈ”レベル、
EXOR３２，３３の出力端子が“Ｌ”レベル
になる。したがつて、全加算器３４の出力端子
Σ2が“Ｈ”レベル、Σ1，Σ3が“Ｌ”レベルに
なる。 次いで、カウンタ３０に３発目のダウンパル
スDOWNが供給されると出力端子QBが“Ｌ”
レベル、QA，QC，QDが“Ｈ”レベルにな
り、EXOR３２の出力端子が“Ｈ”レベル、
EXOR３１，３３の出力端子が“Ｌ”レベル
になる。従つて、全加算器３４の出力端子Σ1，
Σ2が“Ｈ”レベル、Σ3が“Ｌ”レベルになる。
すなわち、出力端子Σ1〜Σ3から出力される信
号が「３」となる。この結果、比較器３５の入
力端子B1〜B3に供給されている信号（すなわ
ち「３」）と、入力端子A1〜A3に供給されてい
る信号とが一致し、一致信号Ａ＝Ｂが出力され
る。一致信号Ａ＝Ｂが出力されると、アンドゲ
ート３６はこの信号とダウンパルスDOWNと
の論理積をとり、ダウン信号P2を出力する
（第４図ニ参照）。この結果、カウンタ２０が始
めてダウンカウントを行う。また、ダウン信号
P2が出力されると、オアゲート４０の出力信
号が“Ｈ”レベルになるので、ナンドゲート３
９の出力信号がクロツクパルスCKPの立下り
時において“Ｌ”レベルになる。これにより、
オアゲート３８の出力信号が“Ｈ”レベルにな
りカウンタ３０がクリアされる。以後上述した
動作、すなわち、ダウンパルスDOWNが３回
出力される毎にダウン信号S2が１回出力される
動作がくり返される。なお、上述した動作説明
からEXOR３１〜３３と全加算器３４とが、
カウンタ３０の出力信号を絶対値化しているの
が理解されよう。 なお、上述した実施例においては分周比３の
場合を例にとつて説明したが、スイツチS1〜S3
を操作することにより、分周比２〜７まで任意
に設定することができる。また、分周用に用い
たカウンタ３０を複数用いれば所望の分周比ｎ
を容易に得ることができる。 ［発明の効果］ 以上説明しようにこの発明によれば、外部機器
から供給されるパルス列をアツプ・ダウンカウン
トする第１のカウンタと、 前記第１のカウンタのカウント値の絶体値を検
出する手段であつて、 (a) 前記第１のカウンタの最上位ビツトを除く各
ビツト出力と最上位ビツト出力との排他的論理
和を出力する該各ビツト出力に対応した排他的
論理和回路、および (b) 前記各ビツト出力に対応した排他的論理和回
路の出力を加算用入力とし、前記第１のカウン
タの最上位ビツト出力を桁上げ入力とする全加
算器からなり、前記全加算器の出力を前記第１
のカウンタのカウント値の絶対値として出力す
る絶対値検出部と、 前記絶対値検出部の出力値との比較に用いる
比較値を設定する設定部と、 前記絶対値検出部の出力値と前記比較値とを
比較し、一致した場合に一致信号を出力すると
共にこの一致信号によつて前記第１のカウンタ
をリセツトする一致検出部と、 前記一致信号に基づいてカウントを行う第２
のカウンタとを設けたので、ロータリエンコー
ダから供給されるパルス列をカウントする場
合、移動体の全移動距離が変わつてこれに対応
するロータリエンコーダ等の出力パルス数が増
えても、ビツトオーバーにならずにパルスカウ
ントを行うことができる。
第１図は従来のパルスカウント回路の構成を示
すブロツク図、第２図は第１図に示すアツプ・ダ
ウンパルス抽出回路１の各部の波形を示す波形
図、第３図はこの発明の一実施例の構成を示すブ
ロツク図、第４図は第３図に示す回路の要部の波
形を示す波形図である。 ２０……カウンタ（第２のカウンタ）、３０…
…カウンタ（第１のカウンタ）、３１〜３３……
イクスクルーシブオアゲート（絶対値検出部）、
３４……全加算器（絶対値検出部）、３５……比
較器（一致検出部）。
すブロツク図、第２図は第１図に示すアツプ・ダ
ウンパルス抽出回路１の各部の波形を示す波形
図、第３図はこの発明の一実施例の構成を示すブ
ロツク図、第４図は第３図に示す回路の要部の波
形を示す波形図である。 ２０……カウンタ（第２のカウンタ）、３０…
…カウンタ（第１のカウンタ）、３１〜３３……
イクスクルーシブオアゲート（絶対値検出部）、
３４……全加算器（絶対値検出部）、３５……比
較器（一致検出部）。
Claims (1)
- 【特許請求の範囲】 １ 外部機器から供給されるパルス列をアツプ・
ダウンカウントする第１のカウンタと、 前記第１のカウンタのカウント値の絶対値を検
出する手段であつて、 (a) 前記第１のカウンタの最上位ビツトを除く各
ビツト出力と最上位ビツト出力との排他的論理
和を出力する該各ビツト出力に対応した排他的
論理和回路、および (b) 前記各ビツト出力に対応した排他的論理和回
路の出力を加算用入力とし、前記第１のカウン
タの最上位ビツト出力を桁上げ入力とする全加
算器からなり、前記全加算器の出力を前記第１
のカウンタのカウント値の絶対値として出力す
る絶対値検出部と、 前記絶対値検出部の出力値との比較に用いる
比較値を設定する設定部と、 前記絶対値検出部の出力値と前記比較値とを
比較し、一致した場合に一致信号を出力すると
共にこの一致信号によつて前記第１のカウンタ
をリセツトする一致検出部と、 前記一致信号に基づいてカウントを行う第２
のカウンタと を具備することを特徴とするパルスカウント回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335282A JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335282A JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220528A JPS58220528A (ja) | 1983-12-22 |
| JPH0157850B2 true JPH0157850B2 (ja) | 1989-12-07 |
Family
ID=14351734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10335282A Granted JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220528A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187425A (ja) * | 1984-10-03 | 1986-05-02 | Omron Tateisi Electronics Co | インクリメンタル型エンコ−ダ用時分割カウント回路 |
| JPS62241430A (ja) * | 1986-04-14 | 1987-10-22 | Koito Mfg Co Ltd | アツプダウン切替回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942273A (ja) * | 1972-04-17 | 1974-04-20 | ||
| JPS5169983A (en) * | 1974-12-16 | 1976-06-17 | Churitsu Denki | Daburuparusushiki atsupudaunkauntaa |
| JPS5547737A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Reversible pulse count circuit |
-
1982
- 1982-06-16 JP JP10335282A patent/JPS58220528A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942273A (ja) * | 1972-04-17 | 1974-04-20 | ||
| JPS5169983A (en) * | 1974-12-16 | 1976-06-17 | Churitsu Denki | Daburuparusushiki atsupudaunkauntaa |
| JPS5547737A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Reversible pulse count circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220528A (ja) | 1983-12-22 |
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