JPS58220528A - パルスカウント回路 - Google Patents
パルスカウント回路Info
- Publication number
- JPS58220528A JPS58220528A JP10335282A JP10335282A JPS58220528A JP S58220528 A JPS58220528 A JP S58220528A JP 10335282 A JP10335282 A JP 10335282A JP 10335282 A JP10335282 A JP 10335282A JP S58220528 A JPS58220528 A JP S58220528A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- supplied
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/86—Pulse counters comprising counting chains; Frequency dividers comprising counting chains reversible
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えばロータリエンコーダ等から出力される
パルス列をカウントするパルス列カウント回路に関する
。
パルス列をカウントするパルス列カウント回路に関する
。
産業用ロボットの腕等の移動体の移動距離を検出する方
法としては、例えば、この移動体の駆動源であるモータ
に直結されたロータリエンコーダの出力パルスを計数す
るという方法が一般的である。この場合、モータ／回転
当りの移動体の移動量をｔ、移動体の全移動距離をり、
ロータリエンコーダの／回転当りの出力パルス数をＮと
すると、全移動距離りに対応するロータリエンコーダの
出力パルス数Ｐ−ｒは となる。したがって、このようなシステムに用いられる
パルスカウント回路は少なくともパルス数ＰＴがカウン
トできなくてはならない。
法としては、例えば、この移動体の駆動源であるモータ
に直結されたロータリエンコーダの出力パルスを計数す
るという方法が一般的である。この場合、モータ／回転
当りの移動体の移動量をｔ、移動体の全移動距離をり、
ロータリエンコーダの／回転当りの出力パルス数をＮと
すると、全移動距離りに対応するロータリエンコーダの
出力パルス数Ｐ−ｒは となる。したがって、このようなシステムに用いられる
パルスカウント回路は少なくともパルス数ＰＴがカウン
トできなくてはならない。
第１図は上述したシステムに多く用いられる従来のパル
スカウント回路の一例である。なお、このパルスカウン
ト回路に用いられるロータリエンコーダはλ和式のもの
で互いに／／り波長ずれているＬｅａｄ信号とＬａｇ信
号（第２図（ロ）、（ハ）参照）の２パルス列を出力す
る。周知のように、このロータリエンコーダは正転時に
１ｅａｄ信号が進み、逆転時にＬａｇ信号が進むよう構
′晟されている。
スカウント回路の一例である。なお、このパルスカウン
ト回路に用いられるロータリエンコーダはλ和式のもの
で互いに／／り波長ずれているＬｅａｄ信号とＬａｇ信
号（第２図（ロ）、（ハ）参照）の２パルス列を出力す
る。周知のように、このロータリエンコーダは正転時に
１ｅａｄ信号が進み、逆転時にＬａｇ信号が進むよう構
′晟されている。
第１図に示す１はアップ・ダウンパルス抽出回路でアリ
、Ｄ型フリップフロップ（以下ＤＦ’Ｆと略称する）２
〜４およびアンドゲート５，６から構成されている。こ
のアップ・ダウン抽出回路は周知のようにＬｅａｄ信号
が進んでいる時にアップパルスＵＰを出力し、Ｌａｇ信
号が進んでいる時にダウンパルスＤＯＷＮを出力する。
、Ｄ型フリップフロップ（以下ＤＦ’Ｆと略称する）２
〜４およびアンドゲート５，６から構成されている。こ
のアップ・ダウン抽出回路は周知のようにＬｅａｄ信号
が進んでいる時にアップパルスＵＰを出力し、Ｌａｇ信
号が進んでいる時にダウンパルスＤＯＷＮを出力する。
参考のためにＬｅａｄ信号が進んでいる場合のアップダ
ウン抽出回路１内の各部の波形を第２図（イ）〜休）に
示す。この図に督いて、（イ）はクロック発生器１０が
出力するクロックパルスＣＫＰ、（ロ）、（ハ）ハ各々
Ｌｅａｄ（１号およびＬａｇ信号、に）、に）は各々Ｄ
ＦＦ２のＱ。
ウン抽出回路１内の各部の波形を第２図（イ）〜休）に
示す。この図に督いて、（イ）はクロック発生器１０が
出力するクロックパルスＣＫＰ、（ロ）、（ハ）ハ各々
Ｌｅａｄ（１号およびＬａｇ信号、に）、に）は各々Ｄ
ＦＦ２のＱ。
ｑ出力端子から出力される信号Ｓ Ｉ 、 Ｓｌ 、（
へ）はＤＦＦ’３のり出力端子から出力される信号８２
．（））。
へ）はＤＦＦ’３のり出力端子から出力される信号８２
．（））。
（イ）は各々ＤＦＦ４のＱ、’Ｑ出力端子から出力され
１′す る信号Ｓ３．Ｓｓ 、 （史はす１ンドゲート５から
出力されるアップパルスＵＰ、←）はアンドゲート６か
ら出力されるダウンパルスＤＯＷＮを各々示シテいる。
１′す る信号Ｓ３．Ｓｓ 、 （史はす１ンドゲート５から
出力されるアップパルスＵＰ、←）はアンドゲート６か
ら出力されるダウンパルスＤＯＷＮを各々示シテいる。
なお、第１図に示すようにアップパルスＵＰは信号８１
、 Ｓ２． Ｓ３の論理積となっているから、第２図
に）、（へ）、（イ）に示す信号の論理積をとると同図
（ＩＪ）に示すアップパルスＵＰが得られる。また、第
２図から解るようにＬｅａｄ信号とアップパルスＵＰの
パルス数は等しい。
、 Ｓ２． Ｓ３の論理積となっているから、第２図
に）、（へ）、（イ）に示す信号の論理積をとると同図
（ＩＪ）に示すアップパルスＵＰが得られる。また、第
２図から解るようにＬｅａｄ信号とアップパルスＵＰの
パルス数は等しい。
次に、第１図に示す１１〜１４は各々カウンタであり、
各々アップカウント用端子ＵＣ、ダウンカウント用端子
ＤＣおよびクリア端子ＣＬＲを有し、かつ、最上位ビッ
トの桁上げ信号を出力するキャリー出力端子ＣＹと最下
位ビットの桁下げ信号を出力するボロー出力端子ＢＲを
有している。
各々アップカウント用端子ＵＣ、ダウンカウント用端子
ＤＣおよびクリア端子ＣＬＲを有し、かつ、最上位ビッ
トの桁上げ信号を出力するキャリー出力端子ＣＹと最下
位ビットの桁下げ信号を出力するボロー出力端子ＢＲを
有している。
これらのカウンタ１１〜１４は図に示すように１６ビツ
トのアップダウンカウンタ２０を構成している。また一
方、移動体が基準位置にあることを検知する検知器から
基準位置信号（ゝゝＬ“レベルの信号）が端子１７に供
給されるようになっている。この基準位置信号が端子１
７に供給されるとインバー月５の出力信号ｄＥ”Ｈ“レ
ベルになりカウレ月１〜１４がすべてクリアされる。な
お、基準位置信号が供給されなければインバータ１５の
入力端子が抵抗１５によりプルアップされているので、
インバータ１５の出力信号ばゝＬ”レベルにあり、カウ
ンタ１１〜１４はクリアされない。
トのアップダウンカウンタ２０を構成している。また一
方、移動体が基準位置にあることを検知する検知器から
基準位置信号（ゝゝＬ“レベルの信号）が端子１７に供
給されるようになっている。この基準位置信号が端子１
７に供給されるとインバー月５の出力信号ｄＥ”Ｈ“レ
ベルになりカウレ月１〜１４がすべてクリアされる。な
お、基準位置信号が供給されなければインバータ１５の
入力端子が抵抗１５によりプルアップされているので、
インバータ１５の出力信号ばゝＬ”レベルにあり、カウ
ンタ１１〜１４はクリアされない。
ところで、上述した従来のパルスカウント回路において
はアップダウンカウンタ２０のカウント能力と前述した
（１）式から得られるロータリエンコーダの出力パルス
数ＰＴとは一致するようになっている。しかしながら、
システムによっては移動体（ロボットの腕等）の全移動
距離りが、２Ｌ 、 ３Ｌ・・・と大きくなる場合がち
シ、この際に前述したパルスカウント回路をそのまま用
いるとカウンタ２０がビットオーバとなってしまう。そ
こで、従来このような場合には７回転当りの出力パルス
数の少ないロータリエンコーダを用いるという方法が採
られていた。しかし、システムによってロータリエンコ
ーダを変えることはモータとロータリエンコーダとから
成るユニットを標準化することができないという不利を
招き、また、所望のシステムに適合するようなロータリ
エンコーダが必ずあるとは限らない。
はアップダウンカウンタ２０のカウント能力と前述した
（１）式から得られるロータリエンコーダの出力パルス
数ＰＴとは一致するようになっている。しかしながら、
システムによっては移動体（ロボットの腕等）の全移動
距離りが、２Ｌ 、 ３Ｌ・・・と大きくなる場合がち
シ、この際に前述したパルスカウント回路をそのまま用
いるとカウンタ２０がビットオーバとなってしまう。そ
こで、従来このような場合には７回転当りの出力パルス
数の少ないロータリエンコーダを用いるという方法が採
られていた。しかし、システムによってロータリエンコ
ーダを変えることはモータとロータリエンコーダとから
成るユニットを標準化することができないという不利を
招き、また、所望のシステムに適合するようなロータリ
エンコーダが必ずあるとは限らない。
この発明は上述した事情に鑑み、移動体の全移動距離が
変わってこれに対応するロータリエンコーダの出力パル
ス数が増えた場合でも、ビットオーバにならずにパルス
カウントが行えるパルスカウント回路を提供するもので
、ロータリエンコーダ等の外部機器から供給されるパル
ス列を所望の分周比で分周した後にカウントするように
したものである。
変わってこれに対応するロータリエンコーダの出力パル
ス数が増えた場合でも、ビットオーバにならずにパルス
カウントが行えるパルスカウント回路を提供するもので
、ロータリエンコーダ等の外部機器から供給されるパル
ス列を所望の分周比で分周した後にカウントするように
したものである。
以下図面を参照してこの発明の実施例について説明する
。
。
第３図はこの発明の一実施例の構成を示すブロック図で
ある。なお、この図において第１図の各部と対応する部
分には同一の符号を付しその説明を省略する。
ある。なお、この図において第１図の各部と対応する部
分には同一の符号を付しその説明を省略する。
この図において３０はアップカウント相端子ＵＣ，ダウ
ンカウント用端子ＤＣおよびクリア端子ＣＬＲを有する
クビットバイナリカウンタであり、出力端子ＱＡ〜Ｑｎ
が各々重み２°〜２′に対応している。また、端子ＵＣ
にアップパルスＵＰが、端子ＤＣにダウンパルスＤＯＷ
Ｎが供給されるようになっている。３１〜３３は各々イ
クスクルーシプオアゲート（以下ＥＸＯＲと略称する）
であり、各々の一方の入力端子が出力端子ＱＡ −Ｑｃ
に接続され、各々の他方の入力端子が出力端子ＱｃＫ接
続されている。３４は全加算器であり、重み２０〜２２
に各々対応する入力端子Ｄ１〜Ｄ３と、重み７１からの
桁上り信号が供給される端子Ｃ６を有している。この端
子Ｃ，はカウンタ３０の出力端子ＱＤＫ接続されている
。また、この全加算器３４はＯ Σ３ Σ２ Σ１ なる演算を行って、演算結果を出力端子Σ１〜Σ３から
出力する。、３５は比較器であり、重み２°〜２２に各
々対応する入力端子Ａ１〜Ａ＋と、同様に重みｆ〜２２
に各々対応する入力端子Ｂ１〜Ｂ３とを有し、入力端子
Ａ１〜Ａ３とＢ！〜Ｂｉ、に供給される信号が、１π 一致した時に一致信号Ａ＝Ｂを出力するものである。入
力端子Ｂ五〜Ｂ３は各々抵抗４５〜４７によりプルアッ
プされるとともに、スイッチ８１〜Ｓ３を介して接地さ
れるようになっている。この場合、スイッチ８１〜Ｓ３
の０Ｎ−ＯＦＦ状態によシ入力端子Ｂ＋−Ｂｓに供給さ
れる信号が決定される。例えばスイッチＳ１．８２がｒ
ＯＦＦＪ、スイッチＳ３が１ＯＮ」である場合、入力端
子Ｂ１． Ｂ２がゝゝＨ“レベル、入力端子Ｂ３カゝＬ
“レベルになるので、入力端子Ｂ１〜Ｂ：Ｉに供給され
る信号は「３」となる。
ンカウント用端子ＤＣおよびクリア端子ＣＬＲを有する
クビットバイナリカウンタであり、出力端子ＱＡ〜Ｑｎ
が各々重み２°〜２′に対応している。また、端子ＵＣ
にアップパルスＵＰが、端子ＤＣにダウンパルスＤＯＷ
Ｎが供給されるようになっている。３１〜３３は各々イ
クスクルーシプオアゲート（以下ＥＸＯＲと略称する）
であり、各々の一方の入力端子が出力端子ＱＡ −Ｑｃ
に接続され、各々の他方の入力端子が出力端子ＱｃＫ接
続されている。３４は全加算器であり、重み２０〜２２
に各々対応する入力端子Ｄ１〜Ｄ３と、重み７１からの
桁上り信号が供給される端子Ｃ６を有している。この端
子Ｃ，はカウンタ３０の出力端子ＱＤＫ接続されている
。また、この全加算器３４はＯ Σ３ Σ２ Σ１ なる演算を行って、演算結果を出力端子Σ１〜Σ３から
出力する。、３５は比較器であり、重み２°〜２２に各
々対応する入力端子Ａ１〜Ａ＋と、同様に重みｆ〜２２
に各々対応する入力端子Ｂ１〜Ｂ３とを有し、入力端子
Ａ１〜Ａ３とＢ！〜Ｂｉ、に供給される信号が、１π 一致した時に一致信号Ａ＝Ｂを出力するものである。入
力端子Ｂ五〜Ｂ３は各々抵抗４５〜４７によりプルアッ
プされるとともに、スイッチ８１〜Ｓ３を介して接地さ
れるようになっている。この場合、スイッチ８１〜Ｓ３
の０Ｎ−ＯＦＦ状態によシ入力端子Ｂ＋−Ｂｓに供給さ
れる信号が決定される。例えばスイッチＳ１．８２がｒ
ＯＦＦＪ、スイッチＳ３が１ＯＮ」である場合、入力端
子Ｂ１． Ｂ２がゝゝＨ“レベル、入力端子Ｂ３カゝＬ
“レベルになるので、入力端子Ｂ１〜Ｂ：Ｉに供給され
る信号は「３」となる。
３６は一致信号Ａ＝ＢとダウンパルスＤＯＷＮの論理積
をとり、ダウン信号Ｐ２を出力するアンドゲート、３７
は一致信号Ａ＝ＢとアップパルスＵＰとの論理積をと９
、アップ信号Ｐｌを出力するアンドゲートであるうまた
、４０はオアゲート、３９は一方の入力端が負論理とな
っているナントゲート、３８は両入力端が負論理となっ
ているオアゲートである。これらの各ゲート３８〜４０
はカウンタ３０にクリア信号を与える条件を作っている
ものであるが、その動作については後述する。
をとり、ダウン信号Ｐ２を出力するアンドゲート、３７
は一致信号Ａ＝ＢとアップパルスＵＰとの論理積をと９
、アップ信号Ｐｌを出力するアンドゲートであるうまた
、４０はオアゲート、３９は一方の入力端が負論理とな
っているナントゲート、３８は両入力端が負論理となっ
ているオアゲートである。これらの各ゲート３８〜４０
はカウンタ３０にクリア信号を与える条件を作っている
ものであるが、その動作については後述する。
次に上述したパルスカウント回路の動作を説明するが、
比較器３５０入力端子Ｂ１〜Ｂ３に供給される信号に前
述したように「３」を設定した場合を例にとシ、さらに
、移動体が基準位置から正側（Ｌｅａｄ信号が進む方向
）に移動する場合と、基準位置から負側（Ｌａｇ信号が
進む方向）に移動する場合を例にとって説明する。
比較器３５０入力端子Ｂ１〜Ｂ３に供給される信号に前
述したように「３」を設定した場合を例にとシ、さらに
、移動体が基準位置から正側（Ｌｅａｄ信号が進む方向
）に移動する場合と、基準位置から負側（Ｌａｇ信号が
進む方向）に移動する場合を例にとって説明する。
■移動体が基準位置から正側に移動する場合。
まず、移動体が基準位置にあると、端子１７にゝゝＬ”
レベルの基準位置信号が供給され、この結果、オアゲー
ト３８の出力信号およびインバータ１５の出力（ｉｔ
号・力ｔゝＨ“レベルになってカウンタ３０．２０がリ
セットされる。次に移動体が正側に移動するとアップ・
ダウンパルス抽出回路１から第グ図（ロ）に示すように
アップパルスＵＰが出力され、カウンタ３０のＵＣ端子
に供給される。なお、第９図（イ）、（ロ）は各々第２
図（イ）、（男に対応している。カウンタ３０はアップ
パルスＵＰが供給される毎にアップカウントしてゆくが
、この場合、出力端子ＱＤ力？Ｈ“レベルにならない限
り、出力端子ＱＡ−Ｑｃの出力信号はＥＸＯＲ３１〜３
３を通過して全加算器３４の入力端子ＤＩ −Ｄａに各
々供給される。また、この場合全加算器３４は端子Ｃｏ
力ｔｌｓＬ／／レベルにあるから、入力端子Ｄ１〜Ｄ１
に供給される信号をそのまま出力端子Σ１〜Σ３から各
々出力する（（２）式参照）、、この結果、カウンタ３
０にアップパルスＵＰの３発目が供給されると、全加算
器３５の出力端子Σ１．Σ２１）？Ｈ”レベル、Σｓ
ｂｆ’ Ｌ″レベルなり、比較器３０の入力端子Ａ１〜
Ａ３に供給されている信号と、入力端子Ｂ１〜Ｂ３に供
給されているる信号（すなわち［３」）とが一致する−
これにより、比較器３０は第９図（ハ）に示すように一
致信号Ａ＝Ｂを出力する。一致信号Ａ＝Ｂが出力される
とアンドゲート３７はこの信号とアップパルスＵＰの論
理積をとシ、同図に）の時刻Ｌ１に示すようにアップ信
号Ｐ１を出力する。この結果、カウンタ２０が始めて／
カウントする。また、アップ信号Ｐ１が出力されると、
オアゲート４０の出力信号−ｂ？Ｈ“レベルになるので
、ナンドゲ−１・３９の出力信号がクロックパルスＣＫ
Ｐの立下り時において１ゝＬ″Ｌ／ベルになる。これに
より、オアゲート３８の出力信号、、５ｔゝＨ′□゛レ
ベルになυカウンタ３０がクリアされる。以後上述した
動作、すなわち、アツブパルスＵＰが３回出力される毎
にアップ信号Ｓ１が７回出力される動作がくり返される
。
レベルの基準位置信号が供給され、この結果、オアゲー
ト３８の出力信号およびインバータ１５の出力（ｉｔ
号・力ｔゝＨ“レベルになってカウンタ３０．２０がリ
セットされる。次に移動体が正側に移動するとアップ・
ダウンパルス抽出回路１から第グ図（ロ）に示すように
アップパルスＵＰが出力され、カウンタ３０のＵＣ端子
に供給される。なお、第９図（イ）、（ロ）は各々第２
図（イ）、（男に対応している。カウンタ３０はアップ
パルスＵＰが供給される毎にアップカウントしてゆくが
、この場合、出力端子ＱＤ力？Ｈ“レベルにならない限
り、出力端子ＱＡ−Ｑｃの出力信号はＥＸＯＲ３１〜３
３を通過して全加算器３４の入力端子ＤＩ −Ｄａに各
々供給される。また、この場合全加算器３４は端子Ｃｏ
力ｔｌｓＬ／／レベルにあるから、入力端子Ｄ１〜Ｄ１
に供給される信号をそのまま出力端子Σ１〜Σ３から各
々出力する（（２）式参照）、、この結果、カウンタ３
０にアップパルスＵＰの３発目が供給されると、全加算
器３５の出力端子Σ１．Σ２１）？Ｈ”レベル、Σｓ
ｂｆ’ Ｌ″レベルなり、比較器３０の入力端子Ａ１〜
Ａ３に供給されている信号と、入力端子Ｂ１〜Ｂ３に供
給されているる信号（すなわち［３」）とが一致する−
これにより、比較器３０は第９図（ハ）に示すように一
致信号Ａ＝Ｂを出力する。一致信号Ａ＝Ｂが出力される
とアンドゲート３７はこの信号とアップパルスＵＰの論
理積をとシ、同図に）の時刻Ｌ１に示すようにアップ信
号Ｐ１を出力する。この結果、カウンタ２０が始めて／
カウントする。また、アップ信号Ｐ１が出力されると、
オアゲート４０の出力信号−ｂ？Ｈ“レベルになるので
、ナンドゲ−１・３９の出力信号がクロックパルスＣＫ
Ｐの立下り時において１ゝＬ″Ｌ／ベルになる。これに
より、オアゲート３８の出力信号、、５ｔゝＨ′□゛レ
ベルになυカウンタ３０がクリアされる。以後上述した
動作、すなわち、アツブパルスＵＰが３回出力される毎
にアップ信号Ｓ１が７回出力される動作がくり返される
。
■移動体が基準位置から負側に移動する場合。
まず、移動体が基準位置にあるときは前述した場合同様
カウンタ２０．３０がクリアされてＩハる。
カウンタ２０．３０がクリアされてＩハる。
次に 移動体が負側に移動するとアップ・ダウンパルス
抽出回路１からダウンパルスＤＯＷＮが出力される。こ
の場合、ダウンパルスＤＯＷＮはアップパルスＵＰと同
様のタイミングで出力されるから第９図（ロ）に示すよ
うになる。そして、カウンタ３０は７発目のダウンパル
スＤＯＷＮが供給すれると、出力端・子ＱＡ−ＱＤがす
べ−ｅ”Ｈ”レベルになり、この結果、ＥＸＯＲ３１〜
・３３の出力信号がすべて１Ｌ“レベルになり、端子Ｃ
ｏ ｆｊｉゝＨ”レベルになる。次いで、全加算器３４
け前記（２）式に基づいて演算を行うから、出力端子Σ
１１）ｔ’Ｈ“レベル、Σ２゜／′ Σ３．？Ｌ／／レベルに表る。そして、カウンタ３ｏに
２発目のダウンパルス１）ＯＷＮが供給さｉすると、出
力端子ＱＡカゝＬ”レベル、ＱＢ−ＱＩＩＪ？Ｈ隻ベル
になるので、ＥＸＯＲ３１の出力端子がゝＨ“レベル。
抽出回路１からダウンパルスＤＯＷＮが出力される。こ
の場合、ダウンパルスＤＯＷＮはアップパルスＵＰと同
様のタイミングで出力されるから第９図（ロ）に示すよ
うになる。そして、カウンタ３０は７発目のダウンパル
スＤＯＷＮが供給すれると、出力端・子ＱＡ−ＱＤがす
べ−ｅ”Ｈ”レベルになり、この結果、ＥＸＯＲ３１〜
・３３の出力信号がすべて１Ｌ“レベルになり、端子Ｃ
ｏ ｆｊｉゝＨ”レベルになる。次いで、全加算器３４
け前記（２）式に基づいて演算を行うから、出力端子Σ
１１）ｔ’Ｈ“レベル、Σ２゜／′ Σ３．？Ｌ／／レベルに表る。そして、カウンタ３ｏに
２発目のダウンパルス１）ＯＷＮが供給さｉすると、出
力端子ＱＡカゝＬ”レベル、ＱＢ−ＱＩＩＪ？Ｈ隻ベル
になるので、ＥＸＯＲ３１の出力端子がゝＨ“レベル。
ＥＸＯＲ３２，３３の出力端子がゝゝＬ“レベルに々る
。
。
したがって、全加算器３４の出力端子Σ２ ＡＳＨ“レ
ベル、Σ１．Σａ ｆ）”Ｌ“レベルになる。次いで、
カウンタ３０に３発目のダウンパルスＤＯＷＮが供給さ
れると出力端子ＱＢ ７５ｔゝＬ”レベルｌ ＱＡＩ
Ｑｃ ＋ ＱＤ力ｔゝＨ“レベルになり、ＥＸＯＲ３２
の出力端子がゝＨ“レベル、Ｆ：Ｘ０Ｒ３１，３３の出
力端子力ｔゝＬ“レベルになる。したがって、全加算器
３４の出力端子Σ１゜Σ２呪ゝＨ″ｌ／ベル、Σ３がゝ
Ｌ“レベルになる。すなわち、出力端子Σｌ〜Σ３から
出力される信号が「３」となる。この結果、比較器３５
の入力端子Ｂ１〜Ｂ３に供給されている信号（すなわち
「３」）と、入力端子Ａ１〜Ａ３に供給されている信号
とが一致し、一致信号Ａ＝Ｂが出力される。一致信号Ａ
＝Ｂが出力されると、アンドゲート３６はこの信号とダ
ウンパルスＤＯＷＮとの論理積をとり、ダウン信号Ｐ２
を出力す暮″（第９図に）参照）。この結果、カウンタ
２０が始めてダウンカウントを行う。また、ダウン信号
Ｐ２が出力されると、オアゲート４０の出力信号７５？
Ｈ“レベルになるので、ナントゲート３９の出力信号が
クロックパルスＣＫＰの立下り時においでＬ“レベルに
なる。これにより、オアゲート３８の出力信号、５７ゝ
Ｈ“レベルになりカウンタ３０がクリアされる。以後上
述した動作、すなわち、ダウンパルスＤＯＷＮが３回出
力される毎にダウン信号Ｓ２が７回出力される動作がく
り返される。なお、上述した動作説明からＥＸＯＲ３１
〜３３と全加算器３４とが、カウンタ３０の出力信号を
絶対値化しているのが理解されよう。
ベル、Σ１．Σａ ｆ）”Ｌ“レベルになる。次いで、
カウンタ３０に３発目のダウンパルスＤＯＷＮが供給さ
れると出力端子ＱＢ ７５ｔゝＬ”レベルｌ ＱＡＩ
Ｑｃ ＋ ＱＤ力ｔゝＨ“レベルになり、ＥＸＯＲ３２
の出力端子がゝＨ“レベル、Ｆ：Ｘ０Ｒ３１，３３の出
力端子力ｔゝＬ“レベルになる。したがって、全加算器
３４の出力端子Σ１゜Σ２呪ゝＨ″ｌ／ベル、Σ３がゝ
Ｌ“レベルになる。すなわち、出力端子Σｌ〜Σ３から
出力される信号が「３」となる。この結果、比較器３５
の入力端子Ｂ１〜Ｂ３に供給されている信号（すなわち
「３」）と、入力端子Ａ１〜Ａ３に供給されている信号
とが一致し、一致信号Ａ＝Ｂが出力される。一致信号Ａ
＝Ｂが出力されると、アンドゲート３６はこの信号とダ
ウンパルスＤＯＷＮとの論理積をとり、ダウン信号Ｐ２
を出力す暮″（第９図に）参照）。この結果、カウンタ
２０が始めてダウンカウントを行う。また、ダウン信号
Ｐ２が出力されると、オアゲート４０の出力信号７５？
Ｈ“レベルになるので、ナントゲート３９の出力信号が
クロックパルスＣＫＰの立下り時においでＬ“レベルに
なる。これにより、オアゲート３８の出力信号、５７ゝ
Ｈ“レベルになりカウンタ３０がクリアされる。以後上
述した動作、すなわち、ダウンパルスＤＯＷＮが３回出
力される毎にダウン信号Ｓ２が７回出力される動作がく
り返される。なお、上述した動作説明からＥＸＯＲ３１
〜３３と全加算器３４とが、カウンタ３０の出力信号を
絶対値化しているのが理解されよう。
なお、上述した実施例においては分周比３の場合を例に
とって説明したが、スイッチ８１〜Ｓ３を操作すること
により、分周比β〜７まで任意に設定することができる
。また、分局用に用いたカウンタ３０を複数用いれば所
望の分周比ｎを容易に得ることができる。
とって説明したが、スイッチ８１〜Ｓ３を操作すること
により、分周比β〜７まで任意に設定することができる
。また、分局用に用いたカウンタ３０を複数用いれば所
望の分周比ｎを容易に得ることができる。
以上説明したようにこの発明によれば、ロータリエンコ
ーダ等の外部機器から供給されるパルス列を所望の分局
比で分周した後にカウントするようにしたので、移動体
の全移動距離が変わってこれに対応するロータリエンコ
ーダ等の出力パルス数が増えた場合でも、ビットオーバ
ーにならずにパルスカウントを行うことができる。
ーダ等の外部機器から供給されるパルス列を所望の分局
比で分周した後にカウントするようにしたので、移動体
の全移動距離が変わってこれに対応するロータリエンコ
ーダ等の出力パルス数が増えた場合でも、ビットオーバ
ーにならずにパルスカウントを行うことができる。
第１図は従来のパルスカウント回路の構成を示すブロッ
ク図、第３図は第１図に示すアップ・ダウンパルス抽出
回路１の各部の波形を示す波形図、第３図はこの発明の
一実施例の構成を示すブロック図、第グ図は第３図に示
す回路の要部の波形を示す波形図である。 ２０・・・・・・カウンタ（第２のカウンタ）、３０・
・・・・・カウンタ（第１のカウンタ）、３１〜３３・
・・・・・イクスクルーシブオアゲート（絶対値検出部
）、３４・・・・・・全加算器（絶対値検出部）、３５
・・・・・・比較器（一致検出部）。 出願人 神鋼電機株式会社 株式会社 神戸製鋼所
ク図、第３図は第１図に示すアップ・ダウンパルス抽出
回路１の各部の波形を示す波形図、第３図はこの発明の
一実施例の構成を示すブロック図、第グ図は第３図に示
す回路の要部の波形を示す波形図である。 ２０・・・・・・カウンタ（第２のカウンタ）、３０・
・・・・・カウンタ（第１のカウンタ）、３１〜３３・
・・・・・イクスクルーシブオアゲート（絶対値検出部
）、３４・・・・・・全加算器（絶対値検出部）、３５
・・・・・・比較器（一致検出部）。 出願人 神鋼電機株式会社 株式会社 神戸製鋼所
Claims (1)
- 外部機器から供給されるパルス列をアップ・ダウンカウ
ントする第１のカウンタと、前記第１のカウンタのカウ
ント値を絶対値化して出力する絶対値検出部と、前記絶
対値検出部の出力信号を予め定められた値と逐次比較し
、一致した場合に一致信号を出力するとともにこの一致
信号により前記第１のカウンタをリセットする一致検出
部と、前記一致信号に基づいてカウントを行う第一のカ
ウンタとを具備することを特徴とするパルスカウント回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335282A JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10335282A JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220528A true JPS58220528A (ja) | 1983-12-22 |
| JPH0157850B2 JPH0157850B2 (ja) | 1989-12-07 |
Family
ID=14351734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10335282A Granted JPS58220528A (ja) | 1982-06-16 | 1982-06-16 | パルスカウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187425A (ja) * | 1984-10-03 | 1986-05-02 | Omron Tateisi Electronics Co | インクリメンタル型エンコ−ダ用時分割カウント回路 |
| JPS62241430A (ja) * | 1986-04-14 | 1987-10-22 | Koito Mfg Co Ltd | アツプダウン切替回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942273A (ja) * | 1972-04-17 | 1974-04-20 | ||
| JPS5169983A (en) * | 1974-12-16 | 1976-06-17 | Churitsu Denki | Daburuparusushiki atsupudaunkauntaa |
| JPS5547737A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Reversible pulse count circuit |
-
1982
- 1982-06-16 JP JP10335282A patent/JPS58220528A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942273A (ja) * | 1972-04-17 | 1974-04-20 | ||
| JPS5169983A (en) * | 1974-12-16 | 1976-06-17 | Churitsu Denki | Daburuparusushiki atsupudaunkauntaa |
| JPS5547737A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Reversible pulse count circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187425A (ja) * | 1984-10-03 | 1986-05-02 | Omron Tateisi Electronics Co | インクリメンタル型エンコ−ダ用時分割カウント回路 |
| JPS62241430A (ja) * | 1986-04-14 | 1987-10-22 | Koito Mfg Co Ltd | アツプダウン切替回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157850B2 (ja) | 1989-12-07 |
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