JPH0155779B2 - - Google Patents
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- JPH0155779B2 JPH0155779B2 JP58156976A JP15697683A JPH0155779B2 JP H0155779 B2 JPH0155779 B2 JP H0155779B2 JP 58156976 A JP58156976 A JP 58156976A JP 15697683 A JP15697683 A JP 15697683A JP H0155779 B2 JPH0155779 B2 JP H0155779B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、例えば灯浮標や標識灯に用いる信号
発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal generating circuit for use in, for example, light buoys and marker lights.
夜標としての灯浮標や標識灯などの灯火は、そ
の設置場所・設置目的あるいは航路種別等を明示
するために、極めて多種多様な灯質を必要とす
る。 Lights such as light buoys and beacon lights used as night markers require an extremely wide variety of light qualities in order to clearly indicate the installation location, purpose of installation, type of navigation route, etc.
この様な灯質を得るため、従来ダイオードマト
リツクス等が多用されているが、これらは非常に
煩雑であり、また、一度タイミングを設定する
と、それを変更することは容易ではなかつた。 In order to obtain such lighting quality, diode matrices and the like have conventionally been widely used, but these are very complicated, and once the timing is set, it is not easy to change it.
また、灯浮標などに用いられる灯火の電源は、
独立した電源例えば空気電池とか乾電池あるいは
太陽電池等のように灯浮標内に収まる電源が使用
される。 In addition, the power source for the lights used in light buoys etc.
An independent power source is used, such as an air cell, dry cell battery, or solar cell, which can fit within the light buoy.
これら独立電源は商用交流電源に比して、高価
であり、経済性ならびに保守の面から灯火制御回
路に消費する電力はできるだけ少なく、かつ、回
路を構成する部品は入手しやすく安価であること
が望まれる。 These independent power sources are more expensive than commercial AC power sources, and from the standpoint of economy and maintenance, it is important that the power consumed by the lighting control circuit be as low as possible, and that the parts that make up the circuit are easily available and inexpensive. desired.
本発明は、、電力消費が多いが、非常に安価で
多数市場に出回つているプログラムリードオンリ
ーメモリを用い、これを微分回路、バリナリカウ
ンタ、ラツチ回路を組み合わせることによつて、
クロツクパルスの周期に比し、極めて短時間だけ
Ｐ−ROMに電源電圧を印加し、この通電時間中
の出力を一時的にラツチ回路で記憶させ任意のタ
イミング信号をうるようにしたものであり、動作
速度が早く、消費電力が極めて少ない。しかも回
路構成部品の入手しやすい信号回路を提供するも
のである。 The present invention uses program read-only memory, which consumes a lot of power, but is extremely cheap and available in large numbers on the market, and by combining it with a differential circuit, a binary counter, and a latch circuit.
The power supply voltage is applied to the P-ROM for an extremely short period of time compared to the period of the clock pulse, and the output during this energization time is temporarily stored in a latch circuit so that an arbitrary timing signal can be obtained. It is fast and consumes very little power. Moreover, the present invention provides a signal circuit whose circuit components are easily available.
以下添付した図面に従つて内容を詳述する。 The contents will be explained in detail below according to the attached drawings.
第１図ａは、本発明の一実施例である標識灯用
信号発生回路のブロツクダイヤグラムを示し、第
１図ｂはその電源供給回路の詳細を示す。 FIG. 1a shows a block diagram of a signal generating circuit for a marker lamp according to an embodiment of the present invention, and FIG. 1b shows details of its power supply circuit.
図において、１は自由にデータを書き込むこと
のできるＰ−ROMで、入力端子VD、VSS、出力
端子θ1、θ2およびバイナリカウンタ２のアドレス
指定出力端子A1，A2，A3，A4に対応するアドレ
ス指定入力端子A1，A2，A3，A4を備えたものか
らなつている。 In the figure, 1 is a P-ROM in which data can be written freely, and has input terminals V D , V SS , output terminals θ 1 , θ 2 , and address specification output terminals A 1 , A 2 , A 3 of the binary counter 2. , A4 , and corresponding addressing input terminals A1 , A2 , A3 , and A4 .
電源供給回路は、トランジスタTr、抵抗Ｒ、
コンデンサＣからなり、該コンデンサＣの一端を
クロツクパルス電源Cp端子に接続した微分回路
を電源Ｖに接続している。Ｐ−ROM１の入力端
子VDには電源供給回路の出力が印加される。ま
た、出力端子θ1はＤフリツプフロツプ（Ｄ−FF）
等からなるラツチ回路３の入力端子Ｄに、そして
出力端子θ2はバイナリカウンタ２のリセツト端子
Ｒに接続され、ラツチ回路３の入力端子Cpに電
源供給回路の出力端子が接続される。 The power supply circuit includes a transistor Tr, a resistor R,
A differential circuit consisting of a capacitor C, with one end of the capacitor C connected to a clock pulse power supply Cp terminal, is connected to a power supply V. The output of the power supply circuit is applied to the input terminal VD of the P-ROM1. Also, the output terminal θ1 is a D flip-flop (D-FF)
The output terminal θ 2 is connected to the reset terminal R of the binary counter 2, and the output terminal of the power supply circuit is connected to the input terminal Cp of the latch circuit 3.
バイナリカウンタ２はクロツクパルスCpを分
周し、出力端子A1〜A4から、Ｐ−ROM１の対応
する入力端子A1〜A4にアドレス指定信号を出力
する。 The binary counter 2 divides the clock pulse C p and outputs addressing signals from the output terminals A 1 -A 4 to the corresponding input terminals A 1 -A 4 of the P-ROM 1.
ラツチ回路３は、Ｐ−ROM１の電源印加に同
期して、Ｐ−ROM１の出力を取り入れ、その出
力をつぎラツチ電圧が印加されるまで保持し、灯
器の電球４に接続されたパワースイツチ５を制御
するようになつている。 The latch circuit 3 takes in the output of the P-ROM 1 in synchronization with the application of power to the P-ROM 1, holds the output until a latch voltage is applied, and switches the output to the power switch 5 connected to the light bulb 4 of the lamp. control.
第２図は真理値表および第３図のタイムチヤー
トはこれらの関係を示す１具体例である。 The truth table in FIG. 2 and the time chart in FIG. 3 are specific examples of these relationships.
本例ではクロツクパルスCpの立ち下がり時
（立ち上がり時を用いるようにしてもよい）電源
電圧を微分し、Ｐ−ROM１の入力端子VDとラツ
チ回路３の入力端子Cpに微分パルス巾だけの電
源を供給する。 In this example, the power supply voltage is differentiated at the falling edge of the clock pulse C p (the rising edge may also be used), and the differential pulse width is applied to the input terminal V D of the P-ROM 1 and the input terminal C p of the latch circuit 3. Supply power.
一方、バイナリカウンタ２はクロツクパルスを
分周し、Ｐ−ROM１のアドレスを指定する信号
を出力する。 On the other hand, the binary counter 2 divides the frequency of the clock pulse and outputs a signal specifying the address of the P-ROM 1.
本例では、最初のクロツクパルスの発信時点即
ち、バイナリカウンタ２の分周起点である０番地
のときは、アドレス指定端子A1〜A4はいずれも
“０”で、この場合のＰ−ROMの出力端子θ1（従
つてラツチ回路３の入力端子Ｄ）は“１”、出力
端子θ2（従つてバイナリカウンタ２のリセツト端
子Ｒ）は“０”、この結果Ｐ−ROM１の電源印
加に同期して入力端子Cpにパルスを受けるラツ
チ回路３の出力端子ＱはクロツクパルスCpの最
初の立ち上がり時点で“１”となる。 In this example, at the time of transmission of the first clock pulse, that is, at address 0, which is the division start point of binary counter 2, address designation terminals A1 to A4 are all "0", and the P-ROM in this case is The output terminal θ 1 (therefore, the input terminal D of the latch circuit 3) is “1”, the output terminal θ 2 (therefore, the reset terminal R of the binary counter 2) is “0”, and as a result, it is synchronized with the power application of the P-ROM 1. The output terminal Q of the latch circuit 3, which receives a pulse at the input terminal Cp , becomes "1" at the first rising edge of the clock pulse Cp .
つぎのクロツクパルス即ちバイナリカウンタ２
の分周１番地のときは、アドレス指定端子A1は
“１”、A2〜A4は“０”、Ｐ−ROM１の出力端子
θ1は“１”、θ2は“０”、従つてラツチ回路３の出
力端子Ｑは“１”、また、バイナリカウンタ２の
リセツト端子Ｒは“０”となる。 Next clock pulse i.e. binary counter 2
When the address is divided by 1, address designation terminal A1 is "1", A2 to A4 are "0", output terminal θ1 of P-ROM1 is "1", θ2 is "0", and the output terminal θ2 is "0". Therefore, the output terminal Q of the latch circuit 3 becomes "1", and the reset terminal R of the binary counter 2 becomes "0".
２番目のクロツクパルス即ち、バイナリカウン
タ２の分周番地２の時は、アドレス指定端子A1
は“０”、A2は“１”、A3A4はともに“０”、Ｐ
−ROM１の出力端子θ1は“１”、また、θ2は
“０”、従つてラツチ回路３の出力端子Ｑは“１”
を維持する。 At the second clock pulse, that is, at division address 2 of binary counter 2, address designation terminal A 1
is “0”, A 2 is “1”, A 3 A 4 are both “0”, P
-The output terminal θ 1 of the ROM1 is “1”, and the θ 2 is “0”, so the output terminal Q of the latch circuit 3 is “1”.
maintain.
本例では、バイナリカウンタ２の分周番地３の
とき、Ｐ−ROM１の出力端子θ1が“０”となる
ように設定しているので、ラツチ回路３の出力端
子Ｑはこの時点で“０”となる。 In this example, the output terminal θ 1 of the P-ROM 1 is set to “0” when the frequency division address of the binary counter 2 is 3, so the output terminal Q of the latch circuit 3 is set to “0” at this point. ” becomes.
また、バイナリカウンタ２の分周番地４、５の
場合もＰ−ROM１の出力端子θ1、θ2はとても
“０”となるように設定しているため、ラツチ回
路３の出力端子Ｑの出力は引き続いて“０”を維
持する。 Also, in the case of frequency division addresses 4 and 5 of the binary counter 2, the output terminals θ 1 and θ 2 of the P-ROM 1 are set to be very "0", so the output of the output terminal Q of the latch circuit 3 is continues to maintain “0”.
バイナリカウンタ２の分周番地６、７のとき、
Ｐ−ROM１の出力θ1は“１”、θ2は“０”を従つ
てラツチ回路３の出力端子Ｑの出力は“１”とな
り、バイナリカウンタ２の分周番地８でＰ−
ROM１の出力端子θ1が“０”となつてラツチ回
路３の出力端子Ｑの出力は再び“０”となる。 When the dividing address of binary counter 2 is 6 and 7,
The output θ 1 of the P-ROM 1 is “1” and the output θ 2 is “0”. Therefore, the output of the output terminal Q of the latch circuit 3 is “1”, and the output of the binary counter 2 at the dividing address 8 is P-
The output terminal θ 1 of the ROM 1 becomes "0" and the output of the output terminal Q of the latch circuit 3 becomes "0" again.
このようにして、バイナリカウンタ２の分周番
地が10となり、Ｐ−ROM１の出力端子θ1、θ2が
ともに“１”（第２図参照）となつて、バイナリ
カウンタ２のリセツト端子Ｒに信号が送られると
同時に、アドレスは“０”番地にもどり、以下上
記の順をくり返す。 In this way, the frequency division address of the binary counter 2 becomes 10, the output terminals θ 1 and θ 2 of the P-ROM 1 both become "1" (see Figure 2), and the reset terminal R of the binary counter 2 becomes "1". At the same time as the signal is sent, the address returns to "0" and the above sequence is repeated.
以上において、ラツチ回路３の出力端子Ｑが
“１”である間、電力をパワースイツチ５に送り
灯器の電球４を点灯する。 In the above, while the output terminal Q of the latch circuit 3 is "1", electric power is sent to the power switch 5 to light the bulb 4 of the lamp.
Ｐ−ROM１のデータ書込みは自由に選定する
ことができるので、出力θ1の組み合わせを適切に
設計することにより必要な灯火の灯質は、バイナ
リカウンタ２の設定とあわせて容易に得ることが
できる。 Data writing to P-ROM 1 can be selected freely, so by appropriately designing the combination of output θ 1 , the necessary lighting quality can be easily obtained in conjunction with the setting of binary counter 2. .
本発明では、電源回路に微分回路を用いたた
め、クロツクパルスCpの周期Tcに比して、極め
て短い時間のTMをＲ−ROM１に印加し、この通
電時間中の出力を一時的にラツチ回路３に記憶さ
せて任意のタイミング信号を得るようにした為、
回路に要する平均消費電力はTM／TCとなり、
更に、早い動作特性を生かすことによつてTM時
間を極端に短かくすることもでき、従つて消費電
力を極めて少ないものとすることができる。 In the present invention, since a differentiating circuit is used in the power supply circuit, an extremely short time T M is applied to the R-ROM 1 compared to the period T c of the clock pulse C p , and the output during this energization time is temporarily latched. Since it is stored in circuit 3 and an arbitrary timing signal can be obtained,
The average power consumption required by the circuit is TM/TC,
Furthermore, by taking advantage of the fast operating characteristics, the TM time can be extremely shortened, and power consumption can therefore be extremely reduced.
本発明によれば、安価で入手の容易なＰ−
ROMを用い、自由に灯質の設計をすることがで
き、動作特性の早い、しかも消費電力の少ない標
識灯用信号発生装置をたやすく提供することがで
きる。 According to the present invention, P-
Using ROM, it is possible to freely design the light quality, and it is possible to easily provide a signal generator for a marker light that has fast operating characteristics and low power consumption.
尚、上述において、微分回路はモノマルチにお
きかえてもよく、また、ラツチ回路はＤ−FF、
あるいは、その他の型のフリツプフロツプを用い
ても同様の効果を挙げることができる。 In addition, in the above, the differentiator circuit may be replaced with a monomultiple circuit, and the latch circuit may be replaced with a D-FF,
Alternatively, similar effects can be achieved by using other types of flip-flops.
第１図ａは本発明の１実施例である標識灯用信
号発生装置のブロツクダイヤグラム、第１図ｂは
第１図ａの電源供給回路の詳細図、第２図はその
真理値表、第３図はタイムチヤートである。
１……プログラムリードオンリーメモリ、２…
…バイナリカウンタ、３……ラツチ回路、４……
電球、５……パワースイツチ。
FIG. 1a is a block diagram of a signal generator for a marker light according to an embodiment of the present invention, FIG. 1b is a detailed diagram of the power supply circuit of FIG. 1a, and FIG. 2 is a truth table thereof. Figure 3 is a time chart. 1...Program read only memory, 2...
...Binary counter, 3...Latch circuit, 4...
Light bulb, 5... power switch.
Claims (1)
らなり、該コンデンサＣの一端をクロツクパルス
電源Cp端子に接続した微分回路を電源Ｖに接続
し、クロツクパルスCpの立下り又は立上りごと
にごく短時間電源を供給する電源供給回路と、 電源供給回路の出力を入力端子VDに印加する
プログラムリードオンリーメモリ（以下Ｐ−
ROMと略称する）と、 クロツクパルス電源Cpを入力し、Ｐ−ROMの
アドレスを指定し、Ｐ−ROMの一方の出力をリ
セツト端子の入力とするバイナリカウンタと、 電源供給回路の出力およびＰ−ROMの他方の
出力をとり入れ、出力をつぎの電源印加時まで保
持するラツチ回路とより成り、そのラツチ回路の
出力により所要の信号を発生するようにしたこと
を特徴とする信号発生回路。[Claims] 1. A differential circuit consisting of a transistor Tr, a resistor R, and a capacitor C, with one end of the capacitor C connected to a clock pulse power supply Cp terminal, is connected to a power supply V, and a A power supply circuit that supplies power for a short time and a program read-only memory (hereinafter referred to as P-) that applies the output of the power supply circuit to the input terminal VD.
(abbreviated as ROM), a binary counter that inputs the clock pulse power supply Cp, specifies the P-ROM address, and uses one output of the P-ROM as input to the reset terminal, and the output of the power supply circuit and the P-ROM. 1. A signal generating circuit comprising a latch circuit which takes in the output of the other side of the circuit and holds the output until the next power is applied, and the output of the latch circuit generates a desired signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156976A JPS6048613A (en) | 1983-08-26 | 1983-08-26 | Signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156976A JPS6048613A (en) | 1983-08-26 | 1983-08-26 | Signal generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048613A JPS6048613A (en) | 1985-03-16 |
| JPH0155779B2 true JPH0155779B2 (en) | 1989-11-27 |
Family
ID=15639442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156976A Granted JPS6048613A (en) | 1983-08-26 | 1983-08-26 | Signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048613A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017145A (en) * | 1973-06-12 | 1975-02-22 | ||
| JPS5814227A (en) * | 1981-07-16 | 1983-01-27 | Mitsubishi Electric Corp | Timing generating circuit |
-
1983
- 1983-08-26 JP JP58156976A patent/JPS6048613A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017145A (en) * | 1973-06-12 | 1975-02-22 | ||
| JPS5814227A (en) * | 1981-07-16 | 1983-01-27 | Mitsubishi Electric Corp | Timing generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6048613A (en) | 1985-03-16 |
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