JPH0142166B2 - - Google Patents
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- JPH0142166B2 JPH0142166B2 JP54058994A JP5899479A JPH0142166B2 JP H0142166 B2 JPH0142166 B2 JP H0142166B2 JP 54058994 A JP54058994 A JP 54058994A JP 5899479 A JP5899479 A JP 5899479A JP H0142166 B2 JPH0142166 B2 JP H0142166B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- circuit
- signal
- output
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 230000010354 integration Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、パルス幅信号の加減算を行なうパル
ス幅演算回路に関するものである。
ス幅演算回路に関するものである。
従来、パルス幅信号どうしの演算は、パルス幅
信号を一度デイジタル信号に変換した後、デイジ
タル演算回路により行なわれていた。しかしなが
ら、このような装置では、パルス幅信号をデイジ
タル信号に変換する際に分解能が低下してしま
い、高精度の演算を行なうことはできない。ま
た、上記の他にパルス幅信号をアナログ信号に変
換して演算を行なう回路も考えられるが、回路が
複雑になるとともに応答が遅くなつてしまう。
信号を一度デイジタル信号に変換した後、デイジ
タル演算回路により行なわれていた。しかしなが
ら、このような装置では、パルス幅信号をデイジ
タル信号に変換する際に分解能が低下してしま
い、高精度の演算を行なうことはできない。ま
た、上記の他にパルス幅信号をアナログ信号に変
換して演算を行なう回路も考えられるが、回路が
複雑になるとともに応答が遅くなつてしまう。
本発明は、上記のような従来装置の欠点をなく
し、パルス幅信号をデイジタル信号等に変換する
ことなく、パルス幅信号のままで直接演算を行な
うことのできるパルス幅演算回路を簡単な構成に
より実現することを目的としたものである。
し、パルス幅信号をデイジタル信号等に変換する
ことなく、パルス幅信号のままで直接演算を行な
うことのできるパルス幅演算回路を簡単な構成に
より実現することを目的としたものである。
本発明のパルス幅演算回路は、基準電圧をその
断続が被演算パルス幅信号により制御されるスイ
ツチを介して加算積分回路に印加するとともに、
演算すべき全てのパルス幅信号が印加された後ま
たは一定時間経過後に加算積分回路を逆方向に積
分し、積分出力が零となるまでの時間に対応した
パルス幅を有する出力信号を得るように構成され
たもので、被演算パルス幅信号をデイジタル信号
等に変換することなく、パルス幅信号のままで直
接演算を行なうことのできるパルス幅演算回路を
実現したものである。
断続が被演算パルス幅信号により制御されるスイ
ツチを介して加算積分回路に印加するとともに、
演算すべき全てのパルス幅信号が印加された後ま
たは一定時間経過後に加算積分回路を逆方向に積
分し、積分出力が零となるまでの時間に対応した
パルス幅を有する出力信号を得るように構成され
たもので、被演算パルス幅信号をデイジタル信号
等に変換することなく、パルス幅信号のままで直
接演算を行なうことのできるパルス幅演算回路を
実現したものである。
以下、図面を用いて本発明のパルス幅演算回路
を説明する。
を説明する。
第１図は本発明のパルス幅演算回路の一実施例
を示す構成図である。図において、SW0〜SW3は
スイツチ、R0〜R3は抵抗、Ｃはコンデンサであ
る。A1は演算増幅器で、抵抗R0〜R3およびコン
デンサＣとともに加算積分回路INTを構成して
いる。COは加算積分回路の出力E0を零レベルと
比較する比較器、ANDは比較器COの出力および
基準信号S0が印加され、アンドゲートを構成する
論理回路である。基準電圧―VB，Vr，−Vrはそ
れぞれスイツチSW0〜SW3を介して加算積分回路
INTに印加されている。ここで、スイツチSW0
は論理回路ANDの出力信号によりその断続が制
御され、同様にスイツチSW1〜SW3はそれぞれ被
演算パルス幅信号S1〜S3によりその断続が制御さ
れる。
を示す構成図である。図において、SW0〜SW3は
スイツチ、R0〜R3は抵抗、Ｃはコンデンサであ
る。A1は演算増幅器で、抵抗R0〜R3およびコン
デンサＣとともに加算積分回路INTを構成して
いる。COは加算積分回路の出力E0を零レベルと
比較する比較器、ANDは比較器COの出力および
基準信号S0が印加され、アンドゲートを構成する
論理回路である。基準電圧―VB，Vr，−Vrはそ
れぞれスイツチSW0〜SW3を介して加算積分回路
INTに印加されている。ここで、スイツチSW0
は論理回路ANDの出力信号によりその断続が制
御され、同様にスイツチSW1〜SW3はそれぞれ被
演算パルス幅信号S1〜S3によりその断続が制御さ
れる。
以上のように構成された本発明のパルス幅演算
回路において、その動作を第２図の波形図を用い
て説明する。スイツチSW0〜SW3はその断続を制
御するパルス幅信号Sout、S1〜S3が“Ｈ”レベ
ルの時にオンとなるものであるとすると、加算積
分回路INTには基準電圧−VB，Vr，−Vrがそれ
ぞれパルス幅信号Sout、S1〜S3のパルス幅に応
じて印加されることになる。いま、基準信号S0が
“Ｌ”レベルであり、パルス幅信号S1〜S3が図示
の如く印加されたとすると、加算積分回路INT
の出力E0は図のように変化する。ここで、パル
ス幅信号S1〜S3が全て印加された後、任意の時間
に基準信号S0が“Ｈ”レベルとなると、論理回路
ANDの出力信号Soutが“Ｈ”レベルとなり、ス
イツチSW0がオンとなるので、加算積分回路
INTは基準信号―VBを積分し、出力E0は零レベ
ルに近づいて行く。その後、出力E0が零レベル
に達すると、比較器COの出力が反転し、論理回
路ANDの出力信号Soutが“Ｌ”レベルとなるの
で、スイツチSW0がオフとなり、積分動作は停止
する。この時、パルス幅信号S1〜S3のパルス幅を
それぞれt1〜t3、論理回路ANDの出力信号Sout
に得られるパルス幅をt0とすると、これらの関係
は次式のように表わされる。
回路において、その動作を第２図の波形図を用い
て説明する。スイツチSW0〜SW3はその断続を制
御するパルス幅信号Sout、S1〜S3が“Ｈ”レベ
ルの時にオンとなるものであるとすると、加算積
分回路INTには基準電圧−VB，Vr，−Vrがそれ
ぞれパルス幅信号Sout、S1〜S3のパルス幅に応
じて印加されることになる。いま、基準信号S0が
“Ｌ”レベルであり、パルス幅信号S1〜S3が図示
の如く印加されたとすると、加算積分回路INT
の出力E0は図のように変化する。ここで、パル
ス幅信号S1〜S3が全て印加された後、任意の時間
に基準信号S0が“Ｈ”レベルとなると、論理回路
ANDの出力信号Soutが“Ｈ”レベルとなり、ス
イツチSW0がオンとなるので、加算積分回路
INTは基準信号―VBを積分し、出力E0は零レベ
ルに近づいて行く。その後、出力E0が零レベル
に達すると、比較器COの出力が反転し、論理回
路ANDの出力信号Soutが“Ｌ”レベルとなるの
で、スイツチSW0がオフとなり、積分動作は停止
する。この時、パルス幅信号S1〜S3のパルス幅を
それぞれt1〜t3、論理回路ANDの出力信号Sout
に得られるパルス幅をt0とすると、これらの関係
は次式のように表わされる。
１／Ｃ（Vr／R1t1−Vr／R2t2＋Vr／R3t3）＝１／Ｃ・VB
／R0t0(1) これより、論理回路ANDの出力信号Soutのパ
ルス幅t0は、 t0＝Vr／VB（R0／R1t1―R0／R2t2＋R0／R3t3） (2) となる。すなわち、出力信号Soutのパルス幅t0は
パルス幅信号S1〜S3のパルス幅t1〜t3を加減算し
たものとなつており、基準電圧Vr，−Vrの極性
を変更することにより、パルス幅の加算、減算を
制御することができ、基準電圧VB，Vrの比を変
えることにより全体のゲインを変化させることが
できる。また、抵抗R0〜R3の比を変えることに
より、加減算されるパルス幅t1〜t3に重み付けを
行なうことができる。
／R0t0(1) これより、論理回路ANDの出力信号Soutのパ
ルス幅t0は、 t0＝Vr／VB（R0／R1t1―R0／R2t2＋R0／R3t3） (2) となる。すなわち、出力信号Soutのパルス幅t0は
パルス幅信号S1〜S3のパルス幅t1〜t3を加減算し
たものとなつており、基準電圧Vr，−Vrの極性
を変更することにより、パルス幅の加算、減算を
制御することができ、基準電圧VB，Vrの比を変
えることにより全体のゲインを変化させることが
できる。また、抵抗R0〜R3の比を変えることに
より、加減算されるパルス幅t1〜t3に重み付けを
行なうことができる。
このように、第１図に示す回路では、被演算パ
ルス幅信号をデイジタル信号等に変換することな
く、パルス幅信号のままで直接演算を行なうこと
ができる。
ルス幅信号をデイジタル信号等に変換することな
く、パルス幅信号のままで直接演算を行なうこと
ができる。
なお、被演算パルス幅信号のパルス幅とその重
み付け、および基準電圧の極性は、全てのパルス
幅信号が印加された時点で、加算積分回路INT
の出力E0が常に零または負の値となるような関
係に定められていなければならない。
み付け、および基準電圧の極性は、全てのパルス
幅信号が印加された時点で、加算積分回路INT
の出力E0が常に零または負の値となるような関
係に定められていなければならない。
また、本発明のパルス幅演算回路はその構成を
変更することなく一定の周期を有するパルス幅信
号の加減算にも適用することができる。第３図は
その動作状態を示す波形図である。図に示される
通り、被演算パルス幅信号S1〜S3および基準信号
S0は等しい周期を有するパルス幅信号である。す
なわち、基準信号Soが“Ｌ”レベルの時に被演
算パルス幅信号S1〜S3が印加され、基準信号So
が“Ｈ”レベルとなつた時に加算積分回路INT
を逆方向に積分して、出力信号Soutを発生する。
ここで、被演算パルス幅信号S1〜S3は周期が等し
ければ、位相がずれていても良く、基準信号So
のパルス幅は、それが“Ｌ”レベルの間にパルス
幅信号S1〜S3が印加されるように選ばれるもので
ある。このように、本発明のパルス幅演算回路に
周期の等しい被演算パルス幅信号を印加すると、
連続的にパルス幅の演算を行なうことができる。
変更することなく一定の周期を有するパルス幅信
号の加減算にも適用することができる。第３図は
その動作状態を示す波形図である。図に示される
通り、被演算パルス幅信号S1〜S3および基準信号
S0は等しい周期を有するパルス幅信号である。す
なわち、基準信号Soが“Ｌ”レベルの時に被演
算パルス幅信号S1〜S3が印加され、基準信号So
が“Ｈ”レベルとなつた時に加算積分回路INT
を逆方向に積分して、出力信号Soutを発生する。
ここで、被演算パルス幅信号S1〜S3は周期が等し
ければ、位相がずれていても良く、基準信号So
のパルス幅は、それが“Ｌ”レベルの間にパルス
幅信号S1〜S3が印加されるように選ばれるもので
ある。このように、本発明のパルス幅演算回路に
周期の等しい被演算パルス幅信号を印加すると、
連続的にパルス幅の演算を行なうことができる。
さらに、本発明のパルス幅演算回路は、任意の
一定時間内に印加されたパルス幅信号のパルス幅
のみを選択的に演算することもできる。第４図は
その実施例を示す構成図である。図において、
PWOは前記第１図に示す如きパルス幅演算回路、
G1〜G3はゲート回路、IVは反転回路である。被
演算パルス幅信号S1〜S3はゲート回路G1〜G3を
介してパルス幅演算回路PWOに印加され、ゲー
ト回路G1〜G3は基準信号S0によりその開閉が制
御されている。また、基準信号Soは反転回路IV
を介してパルス幅演算回路PWOの論理回路AND
に印加されている。すなわち、基準信号Soが
“Ｈ”レベルとなつている間はゲート回路G1〜G3
が開いており、その間に印加されたパルス幅信号
は加算積分回路（INT）により積分される。次
に、基準信号S0が“Ｌ”レベルとなると、ゲート
回路G1〜G3が閉じられるとともに反転回路IVの
出力が“Ｈ”レベルとなるので、加算積分回路
（INT）は逆方向に積分を始め、論理回路AND
は出力信号Soutを発生する。したがつて、基準
信号Soのパルス幅を任意に設定することにより、
任意の一定時間内に印加されたパルス幅信号のパ
ルス幅のみを選択的に演算することができる。
一定時間内に印加されたパルス幅信号のパルス幅
のみを選択的に演算することもできる。第４図は
その実施例を示す構成図である。図において、
PWOは前記第１図に示す如きパルス幅演算回路、
G1〜G3はゲート回路、IVは反転回路である。被
演算パルス幅信号S1〜S3はゲート回路G1〜G3を
介してパルス幅演算回路PWOに印加され、ゲー
ト回路G1〜G3は基準信号S0によりその開閉が制
御されている。また、基準信号Soは反転回路IV
を介してパルス幅演算回路PWOの論理回路AND
に印加されている。すなわち、基準信号Soが
“Ｈ”レベルとなつている間はゲート回路G1〜G3
が開いており、その間に印加されたパルス幅信号
は加算積分回路（INT）により積分される。次
に、基準信号S0が“Ｌ”レベルとなると、ゲート
回路G1〜G3が閉じられるとともに反転回路IVの
出力が“Ｈ”レベルとなるので、加算積分回路
（INT）は逆方向に積分を始め、論理回路AND
は出力信号Soutを発生する。したがつて、基準
信号Soのパルス幅を任意に設定することにより、
任意の一定時間内に印加されたパルス幅信号のパ
ルス幅のみを選択的に演算することができる。
なお、上記の説明において、基準電圧―VB，
Vr，−Vrの極性は図示のものに限定されるもの
ではなく、任意に設定することができる。また、
本発明のパルス幅演算回路は正負両極性の電源電
圧のみではなく、片極性の電源電圧でも駆動する
ことが可能である。
Vr，−Vrの極性は図示のものに限定されるもの
ではなく、任意に設定することができる。また、
本発明のパルス幅演算回路は正負両極性の電源電
圧のみではなく、片極性の電源電圧でも駆動する
ことが可能である。
以上説明したように本発明のパルス幅演算回路
では、基準電圧をその断続が被演算パルス幅信号
により制御されるスイツチを介して加算積分回路
に印加するとともに、演算すべき全てのパルス幅
信号が印加された後または一定時間経過後に加算
積分回路を逆方向に積分し、積分出力が零となる
までの時間に対応したパルス幅を有する出力信号
を得るようにしているので、パルス幅信号をデイ
ジタル信号等に変換することなく、パルス幅信号
のままで直接演算を行なうことのできるパルス幅
演算回路を簡単な構成により実現することができ
る。
では、基準電圧をその断続が被演算パルス幅信号
により制御されるスイツチを介して加算積分回路
に印加するとともに、演算すべき全てのパルス幅
信号が印加された後または一定時間経過後に加算
積分回路を逆方向に積分し、積分出力が零となる
までの時間に対応したパルス幅を有する出力信号
を得るようにしているので、パルス幅信号をデイ
ジタル信号等に変換することなく、パルス幅信号
のままで直接演算を行なうことのできるパルス幅
演算回路を簡単な構成により実現することができ
る。
第１図および第４図は本発明のパルス幅演算回
路の実施例を示す構成図、第２図および第３図は
その動作を示す波形図である。 SW0〜SW3…スイツチ、R0〜R3…抵抗、Ｃ…
コンデンサ、A1…演算増幅器、INT…加算積分
回路、CO…比較器、AND…論理回路、G1〜G3
…ゲート回路、IV…反転回路、PWO…パルス幅
演算回路。
路の実施例を示す構成図、第２図および第３図は
その動作を示す波形図である。 SW0〜SW3…スイツチ、R0〜R3…抵抗、Ｃ…
コンデンサ、A1…演算増幅器、INT…加算積分
回路、CO…比較器、AND…論理回路、G1〜G3
…ゲート回路、IV…反転回路、PWO…パルス幅
演算回路。
Claims (1)
- 【特許請求の範囲】 １ その断続が被演算パルス幅信号および後述す
る論理回路出力により制御される複数個のスイツ
チと、これらのスイツチを介して所定の極性の基
準電圧が印加された加算積分回路と、この加算積
分回路の出力を零レベルと比較する比較器と、前
記被演算パルス幅信号が全て印加された後に任意
のタイミングで発生される基準信号と前記比較器
の出力とを論理演算するとともにその演算出力に
応じて前記スイツチを動作させ前記加算積分回路
の積分出力が零となるまで加算積分回路に基準電
圧を印加する論理回路とを具備し、この論理回路
における演算出力を出力信号としてなるパルス幅
演算回路。 ２ 被演算パルス幅信号と基準信号とは等しい周
期を有するパルス幅信号である前記特許請求の範
囲第１項記載のパルス幅演算回路。 ３ 加算積分回路は演算増幅器により構成され、
その演算抵抗の大きさを変えることにより印加さ
れる被演算パルス幅信号に重み付けを行なうよう
にしてなる前記特許請求の範囲第１項および第２
項記載のパルス幅演算回路。 ４ 被演算パルス幅信号が基準信号により制御さ
れるゲート回路を介して印加される前記特許請求
の範囲第１項ないし第３項記載のパルス幅演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5899479A JPS55150617A (en) | 1979-05-14 | 1979-05-14 | Pulse width operating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5899479A JPS55150617A (en) | 1979-05-14 | 1979-05-14 | Pulse width operating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55150617A JPS55150617A (en) | 1980-11-22 |
| JPH0142166B2 true JPH0142166B2 (ja) | 1989-09-11 |
Family
ID=13100394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5899479A Granted JPS55150617A (en) | 1979-05-14 | 1979-05-14 | Pulse width operating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55150617A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53110442A (en) * | 1977-03-09 | 1978-09-27 | Yokogawa Hokushin Electric Corp | Analog and digital addition and subtraction circuit |
| JPS53148953A (en) * | 1977-05-31 | 1978-12-26 | Mitsubishi Electric Corp | D-a converter |
-
1979
- 1979-05-14 JP JP5899479A patent/JPS55150617A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53110442A (en) * | 1977-03-09 | 1978-09-27 | Yokogawa Hokushin Electric Corp | Analog and digital addition and subtraction circuit |
| JPS53148953A (en) * | 1977-05-31 | 1978-12-26 | Mitsubishi Electric Corp | D-a converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55150617A (en) | 1980-11-22 |
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