JPH0136126B2 - - Google Patents
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- JPH0136126B2 JPH0136126B2 JP56185733A JP18573381A JPH0136126B2 JP H0136126 B2 JPH0136126 B2 JP H0136126B2 JP 56185733 A JP56185733 A JP 56185733A JP 18573381 A JP18573381 A JP 18573381A JP H0136126 B2 JPH0136126 B2 JP H0136126B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Software Systems (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、入出力制御方式に係り、特に複数の
入出力装置を単一のマイクロプロセツサにより制
御する入出力制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an input/output control system, and particularly to an input/output control system in which a plurality of input/output devices are controlled by a single microprocessor.
(2) 従来技術と問題点
従来の入出力制御方式においては、各入出力装
置のデータ転送の優先順位に基づいて割当てられ
た割込みレベルで、入出力装置の起動処理やデー
タ転送処理、終結処理、非同期割込み処理を実行
していた。この種の従来の入出力制御方式におい
ては、上位のプログラムへの終結報告や非同期割
込み報告のための終結処理、非同期割込み処理が
各入出力装置毎に必要となり、また、制御が複雑
となる欠点があつた。さらに、高優先順位の入出
力装置の終結処理中は低優先順位の入出力装置の
データ転送が実行できないため、オーバランが発
生する可能性が大きいという欠点があつた。(2) Prior art and problems In conventional input/output control methods, startup processing, data transfer processing, and termination processing of input/output devices are performed at interrupt levels assigned based on the data transfer priority of each input/output device. , was executing asynchronous interrupt processing. This type of conventional input/output control method requires completion processing for reporting completion to a higher-level program, reporting asynchronous interrupts, and asynchronous interrupt processing for each input/output device, and has the disadvantage that control is complicated. It was hot. Furthermore, data transfer for low-priority input/output devices cannot be performed while high-priority input/output devices are being cleaned up, so there is a high possibility that an overrun will occur.
(3) 発明の目的
本発明は、上記の欠点を除去するものであつ
て、特定の割込みレベルを各入出力装置共通の終
結処理や非同期処理用として使用し、その割込み
レベルへの割込み要因として他の割込レベルのプ
ログラムにより制御可能なフリツプ・フロツプを
設けることにより、プログラム制御の単純化およ
びプログラム容量の減少を実現できると共に、オ
ーバランの発生を防止できるようにした入出力制
御方式を提供することを目的としている。(3) Purpose of the Invention The present invention eliminates the above-mentioned drawbacks by using a specific interrupt level for common finalization processing and asynchronous processing for each input/output device, and by using a specific interrupt level as an interrupt factor for that interrupt level. To provide an input/output control method that can simplify program control, reduce program capacity, and prevent overruns by providing flip-flops that can be controlled by other interrupt-level programs. The purpose is to
(4) 発明の構成
そしてそのため、本発明の入出力制御方式は、
複数の割込みレベルを具備したマイクロプロセツ
サを有するデータ処理システムにおいて、特定の
割込みレベルの割込み要求信号を生成するフリツ
プ・フロツプを設け、当該フリツプ・フロツプを
他の割込みレベルの入出力割込み処理プログラム
により制御できるようにしたことを特徴とするも
のである。(4) Structure of the invention Therefore, the input/output control method of the present invention is as follows:
In a data processing system having a microprocessor with multiple interrupt levels, a flip-flop is provided that generates an interrupt request signal of a specific interrupt level, and the flip-flop is used by an input/output interrupt processing program of another interrupt level. It is characterized by being able to be controlled.
(5) 発明の実施例 以下、本発明を図面を参照しつつ説明する。(5) Examples of the invention Hereinafter, the present invention will be explained with reference to the drawings.
第１図は本発明の１実施例のハードウエア構成
を示す図、第２図イ，ロは本発明の１実施例のソ
フトウエア構成の１例を示す図、第３図は従来の
入出力処理を示すタイムチヤート、第４図は本発
明による入出力処理を示すタイムチヤート、第５
図は本発明の第２実施例のハードウエア構成を示
す図、第６図は本発明の第２実施例のソフトウエ
ア構成を示す図である。 Figure 1 is a diagram showing the hardware configuration of one embodiment of the present invention, Figure 2 A and B are diagrams showing an example of the software configuration of one embodiment of the present invention, and Figure 3 is a diagram showing the conventional input/output. FIG. 4 is a time chart showing the processing, and FIG. 5 is a time chart showing the input/output processing according to the present invention.
The figure shows the hardware configuration of the second embodiment of the invention, and FIG. 6 shows the software configuration of the second embodiment of the invention.
第１図において、１はマイクロプロセツサ、２
はメモリ空間、３はIO空間、４はフロツピイ・
デイスク装置、５はデイスプレイ装置、６はプリ
ンタ装置、７はインタフエース領域、８はFPD
（フロツピイ・デイスク）制御プログラム、９は
デイスプレイ制御プログラム、１０はプリンタ制
御プログラム、１１は終結処理プログラム、１２
は各種プログラム、１３はFPD制御レジスタ群、
１４はデイスプレイ制御レジスタ、１５はプリン
タ制御レジスタ、１６はフリツプ・フロツプ、１
７はFPD終結フラグ領域、１８はデイスプレイ
終結フラグ領域、１９はプリンタ終結フラグ領
域、T1ないしTiは割込み要求信号線をそれぞれ
示している。 In FIG. 1, 1 is a microprocessor, 2
is memory space, 3 is IO space, 4 is floppy disk space,
Disk device, 5 is display device, 6 is printer device, 7 is interface area, 8 is FPD
(floppy disk) control program, 9 is a display control program, 10 is a printer control program, 11 is a final processing program, 12
are various programs, 13 is a group of FPD control registers,
14 is a display control register, 15 is a printer control register, 16 is a flip-flop, 1
7 is an FPD termination flag area, 18 is a display termination flag area, 19 is a printer termination flag area, and T1 to Ti are interrupt request signal lines, respectively.
マイクロプロセツサ１は複数の割込みレベルを
有している。メモリ空間２には、インタフエース
領域７、FPD制御プログラム８、デイスプレイ
制御プログラム９、プリンタ制御プログラム１
０、終結処理プログラム１１およびその他の各種
プログラム１２が配置されている。IO空間１３
には、FPD制御レジスタ群１３、デイスプレイ
制御レジスタ１４、プリンタ制御レジスタ群１５
およびプログラムによつて制御可能なフリツプ・
フロツプ１６が収容されている。FPD制御レジ
スタ群１３、デイスプレイ制御レジスタ群１４お
よびプリンタ制御レジスタ群１５の各レジスタ、
並びにフリツプ・フロツプにはアドレスが付され
ており、マイクロプロセツサ１はこれらの各種レ
ジスタ１３およびフリツプ・フロツプをアクセス
することが出来る。FPD制御レジスタ群１３は
フロツプイ・デイスク装置４を制御するためのも
のであり、デイスプレイ制御レジスタ群１４はデ
イスプレイ装置１５を制御するためのものであ
り、プリンタ制御レジスタ群１５はプリンタ装置
６を制御するためのものである。マイクロプロセ
ツサ１と複数の割込み要求フリツプ・フロツプ
（図示せず）のそれぞれの間には割込み要求信号
線T2ないしTiが設けられている。また、フリツ
プ・フロツプ１６とマイクロプロセツサ１との間
にも割込み要求信号線T1が設けられており、フ
リツプ・フロツプ１６がセツトされると、信号線
T1上の割込み要求信号が論理「１」となる。 Microprocessor 1 has multiple interrupt levels. Memory space 2 includes an interface area 7, an FPD control program 8, a display control program 9, and a printer control program 1.
0, a finalization processing program 11, and various other programs 12 are arranged. IO space 13
includes an FPD control register group 13, a display control register 14, and a printer control register group 15.
and programmable flip
A flop 16 is housed therein. Each register of the FPD control register group 13, the display control register group 14, and the printer control register group 15,
Also, addresses are assigned to the flip-flops, and the microprocessor 1 can access these various registers 13 and the flip-flops. The FPD control register group 13 is for controlling the floppy disk device 4, the display control register group 14 is for controlling the display device 15, and the printer control register group 15 is for controlling the printer device 6. It is for. Interrupt request signal lines T2 to Ti are provided between the microprocessor 1 and each of a plurality of interrupt request flip-flops (not shown). An interrupt request signal line T1 is also provided between the flip-flop 16 and the microprocessor 1, and when the flip-flop 16 is set, the signal line
The interrupt request signal on T1 becomes logic "1".
マイクロプロセツサ１は、上記したように複数
の割込みレベルを有している。非割込みレベルは
通常のプログラムの実行レベルである。最下位の
割込みレベルは、各入出力装置の終結処理や非周
期割込み処理のために割当てられる。その他の割
込みレベルは、各入出力装置のデータ転送の優先
順位に基づいて割当てられている。また、最下位
レベルの割込みに対する割込み要因としてフリツ
プ・フロツプ１６が設けられている。このフリツ
プ・フロツプ１６は、他の割込みレベルの割込み
処理プログラムによつてセツト可能である。 The microprocessor 1 has a plurality of interrupt levels as described above. The non-interrupt level is the normal program execution level. The lowest interrupt level is assigned for termination processing of each input/output device and non-periodic interrupt processing. Other interrupt levels are assigned based on the data transfer priority of each input/output device. Further, a flip-flop 16 is provided as an interrupt factor for the lowest level interrupt. This flip-flop 16 can be set by an interrupt handling program of another interrupt level.
第２図イ，ロは本発明の１実施例のソフトウエ
ア構成の１例を示すものである。通常のプログラ
ム中のプリント指令がフエツチされると、プリン
ト制御プログラムの実行が開始される。プリント
制御プログラムは下記のような処理を行う。 FIGS. 2A and 2B show an example of the software configuration of an embodiment of the present invention. When a print command in a normal program is fetched, execution of the print control program begins. The print control program performs the following processing.
プリンタ動作可能であるか、否かを調べる。
可能であればの処理を行い、不可能であれば
の処理を行う。 Check whether the printer is operational or not.
Perform processing if possible, and perform processing if impossible.
プリント指定をプリンタ装置６に指示し、通
常のプログラムにリターンする。 The print designation is instructed to the printer device 6, and the process returns to the normal program.
プリンタ装置６から割込み要求が送られて来る
と、マイクロプロセツサ１はこの割込み要求を受
付け得るか否かを調べ、受付け得る場合はプリン
タ制御プログラムの中の割込み処理ルーチンを実
行する。この割込み処理ルーチンによつて下記の
ような処理が行われる。 When an interrupt request is sent from the printer device 6, the microprocessor 1 checks whether the interrupt request can be accepted or not, and if it can be accepted, executes an interrupt processing routine in the printer control program. This interrupt processing routine performs the following processing.
プリント終了か否かを調べる。Yesであれば
の処理を行い、Noであればの処理を行う。 Check whether printing has finished. If Yes, perform the process; if No, perform the process.
最終データか否かを調べる。Yesであれば
の処理を行い、Noであればの処理を行う。 Check whether the data is final. If Yes, perform the process; if No, perform the process.
プリント・データをプリンタ装置６へ転送
し、しかる後に通常のプログラムにリターンす
る。 The print data is transferred to the printer device 6, and then the normal program is returned.
最終プリント・データをプリンタ装置６へ転
送する。 The final print data is transferred to the printer device 6.
プリンタ開始を指令し、通常のプログラムに
リターンする。 Commands the printer to start and returns to the normal program.
終了状態をメモリに格納する。 Store exit status in memory.
プリンタ終結フラグ領域１９の終結フラグを
ONとする。 Set the termination flag in the printer termination flag area 19.
Set to ON.
割込み要求信号T1の要因となるフリツプ・
フロツプ１６をセツトし、通常のプログラムに
リターンする。なお、割込み要求信号T1とは、
割込み要求信号線T1上の信号を意味している。 The flip-flop that causes the interrupt request signal T1
Set flop 16 and return to normal program. Note that the interrupt request signal T1 is
This means the signal on the interrupt request signal line T1 .
マイクロプロセツサ１は、割込み要求信号T1
が論理「１」となつたことを検出すると、これよ
り割込みレベルの高い割込み要求が存在するか否
かを調べ、存在しない場合には、終結処理プログ
ラムを実行する。終結処理プログラムの実行によ
つて下記のような処理が行われる。 Microprocessor 1 receives interrupt request signal T 1
When detecting that the interrupt has become logic "1", it is checked whether there is an interrupt request with a higher interrupt level than this, and if there is no interrupt request, the finalization processing program is executed. The following processing is performed by executing the finalization processing program.
割込み要求信号T1の要因となるフリツプ・
フロツプ１６をOFFにする。 The flip-flop that causes the interrupt request signal T1
Turn flop 16 OFF.
デバイス（入出力装置）毎の終了フラグが
ONか否かを調べる。Yesであればの処理を
行い、Noであればエラー報告を行う。 End flag for each device (input/output device)
Check whether it is ON or not. If Yes, perform the process; if No, report the error.
該当デバイスの終了フラグをOFFにする。 Turn off the end flag of the relevant device.
該当デパイスの動作終了待ちのために待ちと
なつているプログラムを動作させるための準備
を行う。 Prepare to run the program that is waiting for the corresponding device to finish its operation.
他のデバイスの終了フラグがONであるか、
否かを調べる。Yesであればの処理を行い、
Noであれば通常のプラグラムにリターンする。 Is the termination flag of other devices ON?
Find out whether or not. If Yes, process
If no, return to normal program.
割込み要求信号T1の要因となるフリツプ・
フロツプ１６をONにする。 The flip-flop that causes the interrupt request signal T1
Turn on flop 16.
第３図は従来の入出力処理を示すタイムチヤー
トである。入出力処理は、起動処理、データ転送
および終結処理の順次で行われる。割込みレベル
ｎの入出力装置に対する起動処理を実行している
ときに、割込みレベルｍからデータ転送の割込み
要求が送られて来ると、割込みレベルｎの入出力
装置に対する起動処理は中断され、割込みレベル
ｍの入出力装置に対するデータ転送が行われる。
割込みレベルｍの入出力装置に対する終結処理を
実行中に割込みレベルｎの入出力装置からデータ
転送のための割込み要求が送られて来た場合に
は、この割込み要求は直ちに受付けられず、この
割込み要求は割込みレベルｍの終結処理が終了す
るまで待たされる。 FIG. 3 is a time chart showing conventional input/output processing. Input/output processing is performed in the following order: startup processing, data transfer, and termination processing. If a data transfer interrupt request is sent from interrupt level m while executing startup processing for an input/output device at interrupt level n, the startup processing for the input/output device at interrupt level n is interrupted, and the interrupt level Data transfer to input/output device m is performed.
If an interrupt request for data transfer is sent from an input/output device of interrupt level n while the finalization processing for the input/output device of interrupt level m is being executed, this interrupt request will not be accepted immediately and the interrupt will be terminated. The request is made to wait until the termination process for interrupt level m is completed.
第４図は本発明による入出力処理を示すタイム
チヤートである。本発明によれば終結処理の一部
を最下位の割込みレベルで実行している。このた
め最下位割込みレベルの終結処理の実行中にデー
タ転送の割込み要求があつた場合、又は最下位割
込みレベルの割込み要求とデータ転送の割込み要
求が競合した場合には、直ちにデータ転送の割込
み要求が受付けられ、データ転送が開始される。 FIG. 4 is a time chart showing input/output processing according to the present invention. According to the present invention, part of the finalization process is executed at the lowest interrupt level. Therefore, if a data transfer interrupt request is received while the lowest interrupt level termination process is being executed, or if there is a conflict between the lowest interrupt level interrupt request and a data transfer interrupt request, the data transfer interrupt request is immediately issued. is accepted and data transfer begins.
第５図は本発明の第２実施例のハードウエア構
成を示す図であり、第６図は本発明の第２実施例
のソフトウエア構成を示す図である。第５図にお
いて、２１はマイクロプロセツサ、２２はメモリ
空間、２３はIO空間、２４はデイスプレイ装置、
２５はキーボード、２６はインタフエース領域、
２７はデイスプレイ制御プログラム、２８はキー
ボード制御プログラム、２９は各種プログラム、
３０はデイスプレイ制御レジスタ、３１はキーボ
ード制御レジスタ群、３２はフリツプ・フロツ
プ、３３はOR回路、TmとTnは割込み要求信号
線、３４はDSP―KBインタフエース領域をそれ
ぞれ示している。なお、DSPはDisplayの略であ
り、KBはKeyboardの略である。 FIG. 5 is a diagram showing the hardware configuration of a second embodiment of the invention, and FIG. 6 is a diagram showing the software configuration of the second embodiment of the invention. In FIG. 5, 21 is a microprocessor, 22 is a memory space, 23 is an IO space, 24 is a display device,
25 is the keyboard, 26 is the interface area,
27 is a display control program, 28 is a keyboard control program, 29 is various programs,
30 is a display control register, 31 is a keyboard control register group, 32 is a flip-flop, 33 is an OR circuit, Tm and Tn are interrupt request signal lines, and 34 is a DSP-KB interface area. Note that DSP is an abbreviation for Display, and KB is an abbreviation for Keyboard.
第１実施例と同様に、マイクロプロセツサ２１
は複数の割込みレベルを有しており、メモリ空間
２２にはインタフエース領域２６、デイスプレイ
制御プログラム２７、キーボード制御プログラム
２８および各種プログラム２９などが配置されて
おり、IO空間２３にはデイスプレイ制御レジス
タ群３１およびキーボード制御レジスタ群などが
配置されている。デイスプレイ制御レジスタ群３
０はデイスプレイ装置２４を制御するためのもの
であり、キーボード制御レジスタ３１はキーボー
ド２５を制御するためのものである。デイスプレ
イ装置に起因する割込み要求信号は信号線Tn上
に送出される。OR回路３３の上側入力端子には
キーボード本来の割込み要因（例えばキー入力に
よる割込み要求信号）が入力され、OR回路３２
の下側入力端子にはフリツプ・フロツプ３２の内
容が入力される。OR回路３３の出力は割込み要
求信号線Tm上に送出される。デイスプレイ装置
２４とキーボード２５との関係は非常に複雑であ
る。例えば、プログラムによりデイスプレイ画面
に仮名フイールドを設定しカーソルを仮名フイー
ルドへ位置付けると、キーボード２５を仮名モー
ドに設定する必要がある。仮名モードになつて、
オペレータが英字・仮名キーを押下すると、仮名
文字が自動的に入力される。即ち、シフト・キー
の操作を省略することが出来る。 As in the first embodiment, the microprocessor 21
has multiple interrupt levels, an interface area 26, a display control program 27, a keyboard control program 28, various programs 29, etc. are arranged in the memory space 22, and a group of display control registers is arranged in the IO space 23. 31, a keyboard control register group, etc. are arranged. Display control register group 3
0 is for controlling the display device 24, and the keyboard control register 31 is for controlling the keyboard 25. An interrupt request signal originating from the display device is sent on signal line Tn. An interrupt factor inherent to the keyboard (for example, an interrupt request signal due to key input) is input to the upper input terminal of the OR circuit 33, and the OR circuit 33
The contents of the flip-flop 32 are input to the lower input terminal of the flip-flop 32. The output of the OR circuit 33 is sent onto the interrupt request signal line Tm. The relationship between the display device 24 and the keyboard 25 is very complicated. For example, when a program sets a kana field on the display screen and positions the cursor on the kana field, it is necessary to set the keyboard 25 to kana mode. In kana mode,
When the operator presses the alphabet/kana key, the kana characters are automatically input. That is, the operation of the shift key can be omitted.
第６図は第２実施例のソフトウエア構成を示す
ものである。 FIG. 6 shows the software configuration of the second embodiment.
デイスプレイ制御プログラムが実行されると、
下記のような処理が行われる。 When the display control program is executed,
The following processing is performed.
データをデイスプレイ画面上に表示する。 Display the data on the display screen.
キーボードのモード設定が必要であるか、否
かを調べる。Yesであればの処理を行い、
Noであればエンドとする。なお、エンドはリ
ターンと同一意味をもつ。 Check whether keyboard mode setting is required. If Yes, process
If no, it is considered as an end. Note that end has the same meaning as return.
DSP―KBインタフエース領域にモード設定
指定を行う。 Specify the mode setting in the DSP-KB interface area.
キーボードの割込み要因となるフリツプ・フ
ロツプ３２をONとし、しかる後にエンドとす
る。 The flip-flop 32, which causes a keyboard interrupt, is turned on, and then the program ends.
フリツプ・フロツプ３２がONとなると、割込
み要求信号線Tm上の割込み要求信号は論理
「１」となる。この割込み要求信号は割込みレベ
ルｍをもつものである。割込みレベルｍは割込み
レベルｎよりも優先順位が高い。マイクロプロセ
ツサ１は割込み要求信号Tmが論理「１」となる
と、これより高い割込み要求が存在しないことを
条件としてキーボード制御プログラムの中の割込
み処理ルーチンを実行する。この割込み処理ルー
チンによつて下記のような処理が行われる。 When the flip-flop 32 is turned ON, the interrupt request signal on the interrupt request signal line Tm becomes logic "1". This interrupt request signal has an interrupt level m. Interrupt level m has a higher priority than interrupt level n. When the interrupt request signal Tm becomes logic "1", the microprocessor 1 executes the interrupt processing routine in the keyboard control program on the condition that there is no higher interrupt request. This interrupt processing routine performs the following processing.
キー入力による割込みか、否か調べる。Yes
であればの処理を行い、Noであればの処
理を行う。 Check whether the interrupt is due to key input or not. Yes
If so, perform processing; if No, perform processing.
割込み要因のフリツプ・フロツプ３２を
OFFにする。 Flip-flop 32 as an interrupt factor
Turn it off.
DSP―KBインタフエース領域をリードす
る。 Leads the DSP-KB interface area.
DSP―KBインタフエース領域にモード設定
の指定があるか否か調べる。Yesの場合には
の処理を行い、Noであればの処理を行う。 Check whether there is a mode setting specification in the DSP-KB interface area. If Yes, perform the process; if No, perform the process.
キーボードのモード設定以外の処理を行う。 Performs processing other than keyboard mode settings.
DSP―KBインタフエース領域をクリアし、
エンドとする。 Clear the DSP-KB interface area,
End.
キーボードのモード設定を行い、次にの処
理を行う。 Set the keyboard mode and perform the following processing.
キー入力処理を行い、しかる後にエンドとす
る。 Performs key input processing and then ends the process.
第２実施例によれば、割込みレベルｍのキーボ
ード制御プログラムのエントリが割込要求信号
Tmによる割込みに限られると共に、割込みレベ
ル間の複雑な制御が解消され、プログラムを単純
化する効果がある。 According to the second embodiment, the entry of the keyboard control program at interrupt level m is the interrupt request signal.
In addition to being limited to interrupts by Tm, complex control between interrupt levels is eliminated, which has the effect of simplifying programs.
(6) 発明の効果
以上の説明から明らかなように、本発明によれ
ば、割込みレベル間の複雑な制御が解消されるこ
と、並びに制御のエントリが限定されるのでプロ
グラム制御が単純化および共通化できること等の
効果が得られる。さらには、従来は高位の優先順
位のもとで実行されていた処理が低位の優先順位
のもとで処理することが出来るので、オーバラン
を防止することも出来る。(6) Effects of the Invention As is clear from the above explanation, according to the present invention, complicated control between interrupt levels is eliminated, and control entries are limited, so program control is simplified and shared. This provides benefits such as the ability to Furthermore, since processes that were conventionally executed with a high priority can now be processed with a low priority, overruns can be prevented.
第１図は本発明の１実施例のハードウエア構成
を示す図、第２図イ，ロは本発明の１実施例のソ
フトウエア構成の１例を示す図、第３図は従来の
入出力処理を示すタイムチヤート、第４図は本発
明による入出力処理を示すタイムチヤート、第５
図は本発明の第２実施例のハードウエア構成を示
す図、第６図は本発明の第２実施例のソフトウエ
ア構成を示す図である。
１…マイクロプロセツサ、２…メモリ空間、３
…IO空間、４…フロツピイ・デイスク装置、５
…デイスプレイ装置、６…プリンタ装置、７…イ
ンタフエース領域、８…FPD（フロツピイ・デイ
スク）制御プログラム、９…デイスプレイ制御プ
ログラム、１０…プリンタ制御プログラム、１１
…終結処理プログラム、１２…各種プログラム、
１３…FPD制御レジスタ群、１４…デイスプレ
イ制御レジスタ、１５…プリンタ制御レジスタ、
１６…フリツプ・フロツプ、１７…FPD終結フ
ラグ領域、１８…デイスプレイ終結フラグ領域、
１９…プリンタ終結フラグ領域、T1ないしTi…
割込み要求信号線、２１…マイクロプロセツサ、
２２…メモリ空間、２３…IO空間、２４…デイ
スプレイ装置、２５…キーボード、２６…インタ
フエース領域、２７…デイスプレイ制御プログラ
ム、２８…キーボード制御プログラム、２９…各
種プログラム、３０…デイスプレイ制御レジス
タ、３１…キーボード制御レジスタ群、３２…フ
リツプ・フロツプ、３３…OR回路、TmとTn…
割込み要求信号線、３４…DSP―KBインタフエ
ース領域。
Figure 1 is a diagram showing the hardware configuration of one embodiment of the present invention, Figure 2 A and B are diagrams showing an example of the software configuration of one embodiment of the present invention, and Figure 3 is a diagram showing the conventional input/output. FIG. 4 is a time chart showing the processing, and FIG. 5 is a time chart showing the input/output processing according to the present invention.
The figure shows the hardware configuration of the second embodiment of the invention, and FIG. 6 shows the software configuration of the second embodiment of the invention. 1...Microprocessor, 2...Memory space, 3
...IO space, 4...Floppy disk device, 5
...Display device, 6...Printer device, 7...Interface area, 8...FPD (floppy disk) control program, 9...Display control program, 10...Printer control program, 11
...Cleanup processing program, 12...Various programs,
13...FPD control register group, 14...Display control register, 15...Printer control register,
16...Flip-flop, 17...FPD end flag area, 18...Display end flag area,
19... Printer termination flag area, T 1 to Ti...
Interrupt request signal line, 21...microprocessor,
22...Memory space, 23...IO space, 24...Display device, 25...Keyboard, 26...Interface area, 27...Display control program, 28...Keyboard control program, 29...Various programs, 30...Display control register, 31... Keyboard control register group, 32...flip-flop, 33...OR circuit, Tm and Tn...
Interrupt request signal line, 34...DSP-KB interface area.
Claims (1)
セツサを有するデータ処理システムにおいて、特
定の割込みレベルの割込み要求信号を生成するフ
リツプ・フロツプを設け、当該フリツプ・フロツ
プを他の割込みレベルの入出力割込み処理プログ
ラムにより制御できるようにしたことを特徴とす
る入出力制御方式。1. In a data processing system having a microprocessor with multiple interrupt levels, a flip-flop is provided that generates an interrupt request signal of a specific interrupt level, and the flip-flop is used as an input/output interrupt processing program for other interrupt levels. An input/output control method characterized by being able to be controlled by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573381A JPS5886645A (en) | 1981-11-18 | 1981-11-18 | Input and output controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573381A JPS5886645A (en) | 1981-11-18 | 1981-11-18 | Input and output controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886645A JPS5886645A (en) | 1983-05-24 |
| JPH0136126B2 true JPH0136126B2 (en) | 1989-07-28 |
Family
ID=16175903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18573381A Granted JPS5886645A (en) | 1981-11-18 | 1981-11-18 | Input and output controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886645A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526435A (en) * | 1975-06-30 | 1977-01-18 | Honeywell Inf Systems | Interruption processor |
| JPS533137A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Interruption control system |
| JPS56129931A (en) * | 1980-03-17 | 1981-10-12 | Fujitsu Ltd | Interruption controlling system |
-
1981
- 1981-11-18 JP JP18573381A patent/JPS5886645A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526435A (en) * | 1975-06-30 | 1977-01-18 | Honeywell Inf Systems | Interruption processor |
| JPS533137A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Interruption control system |
| JPS56129931A (en) * | 1980-03-17 | 1981-10-12 | Fujitsu Ltd | Interruption controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5886645A (en) | 1983-05-24 |
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