JPH01321644A - 印刷回路基板 - Google Patents

印刷回路基板

Info

Publication number
JPH01321644A
JPH01321644A JP63155739A JP15573988A JPH01321644A JP H01321644 A JPH01321644 A JP H01321644A JP 63155739 A JP63155739 A JP 63155739A JP 15573988 A JP15573988 A JP 15573988A JP H01321644 A JPH01321644 A JP H01321644A
Authority
JP
Japan
Prior art keywords
gold paste
bonding pad
paste
wire bonding
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63155739A
Other languages
English (en)
Other versions
JPH0426782B2 (ja
Inventor
Yutaka Tatsumi
豊 巽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15612382&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH01321644(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP63155739A priority Critical patent/JPH01321644A/ja
Publication of JPH01321644A publication Critical patent/JPH01321644A/ja
Publication of JPH0426782B2 publication Critical patent/JPH0426782B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、サーマルプリントヘッド等に適用される、
金ペーストにより導体パターンを形成する印刷回路基板
に関する。
（ロ）従来の技術 金ペーストにより導体パターンを形成するＥＩ７刷１回
路基板技術は、例えば厚膜形サーマルプリントヘッドに
適用される。厚膜形サーマルプリントヘッドは、絶ｎ　
’２！、板上に金ペーストを印刷焼成して、共′Ｊ′１
１７ｖＬ極、個別電極、その他配線用の導体パターンが
形成される。また、前記絶卑（基板上には、前記共通電
（勇、個別ＴＬ極を跨ぐように厚膜抵抗体が形成される
。さらに、前記絶縁基板上には、駆動用のＩＣチップが
ボンディングされ、前記個別電極のボンディングパッド
部とこのＩＣチップのボンディングパッド（及び配線用
の導体パターンのホンティングパッド部及びＩＣチップ
のボンディングパッド）が、金ワイヤにより接続（ワイ
ヤボンディング）される。
（ハ）発明が解決しようとする課題 上記金ペーストには、有橡金ペースト（例えばメタルオ
ーガニックペースト等）と無機金ペースト（例えばガラ
スフリットペースト等）とが知られているが、厚ｎり形
サーマルプリントヘッドの場合には有機金ペーストが使
用されていることが多い。
第４図は、サーマルプリントヘッドに有■金ペーストＭ
ｏ、無機金ペース１−Ｇｆを用いた場合を比較して、投
入電力と印字ン・＝度との関係を示す図である。この図
からも明らかなように、有１恵金ぺ−ストＭＯの場合に
は、抵抗体からリードパターンへの熱拡散が少ないため
低い投入電力でより高い印字；農産が得られる。以上の
点より、有機金ペーストが多用されているのである。
しかしながら、さらに省エネルギ性を高めるため、導体
パターンを薄くすると、ワイヤボンディングがｆｌ（’
７ＨＪ、γでは行いにくくなる。第５図は、有機金ペー
ストＭｏ＋　、Ｍｏｚ　と無Ｉ！覚金ペーストＧｒ、、
Ｇｆ２とを比較して、緯打基板温度に対するワイヤ７に
ンディング強度を示しているが、２種類の有陥金ペース
ｌ−Ｍｏ、、Ｍｏ□はいずれの場合でも無機金ペースト
Ｇｆ、、Ｇｒ２の場合よりも、低温でのワイヤボンディ
ング強度が低い。従って、安定にワイヤボンディングを
行うためには、有代金ペーストの場合には、絶縁ｊ、！
、仮全体を高温加熱してワイヤを圧着しなければならな
い。
上記不都合を解決するためには、局部多層印刷を行うこ
とにより、ワイヤボンディングパッド部の有■金ＴＩ？
：！、厚を増加させる事も考えられるが、コストが上昇
するという新たな間口が生じる。
この発明は上記に濫みなされたもので、省エネルギ性を
１ｎなうことなく、ワイヤボンディングを行い易くする
印刷回路基板の提供を目的としている。
（ニ）課題を解決するための手段及び作用上記課題を解
決するため、この発明の印刷回路基板は、絶縁基板上に
、有機金ペーストよりなる導体パターンを形成してなる
ものにおいて、前記導体パターンのボンディングパッド
部の少なくとも表層は無機金ペーストよりなることを特
徴としている。無機金ペーストは、第５図にも示すよう
に低温でのワイヤボンディング性が向上できるし、導体
パターンのボンディングパッド部以外の部分は、従来と
同様有機金ペーストで形成されているから、省エネルギ
性をｔｒｌなうこともない。
（ホ）実施例 この発明の一実施例を第１図乃至第３図に基づいて以下
に凝明する。
この実施例は、この発明をＩ′７膜形サーマルプリント
ヘッド１に適用したものであり、第１図及び第２図は、
それぞれ同じサーマルプリントヘッド１の要部平面図及
び要部断面図である。
２は、アルミナセラミック等よりなる絶縁基板である。
この絶縁基板２表面２ａには、有機金ペース）４印刷焼
成してなる共通電極３、及び個別電極４、・・・、４が
形成される。ノ（薄電極３は、絶Ｘｉ　、Ｗ　を反２の
縁部２ｂに沿って形成され、一定間隔で突出部３ａ、・
・・、３ａがｌｉｔ　ｌ”ＦＴ状に突出している。
一方、個別電極４の先端部４ａは、突出部３ａ、３ａ間
に位置し、また、末端部はボンディングパッド部４ｂと
される。ボンディングパッド部４ｂ上には、無橡金ペー
スト層５が形成される。
共通電極突出部３ａ、個別Ｔ；、極先極部端部４ａ上、
両者に跨がるように、酸化ルテニウｌ、等よりなる厚膜
発熱抵抗体６が形成される。この発熱抵抗体６の、共通
電極突出部３ａ、３ａ間に挾まれる部分６ａが、１ドツ
トに対応する。
を色縁基ｖｉ、２上には、発熱抵抗体６に電圧が印加し
て駆動するためのＩＣチップ７が設けられている。ＩＣ
チップ７のボンディングパッド７ａ、・・・、７ａと対
応する個別電極ボンディングパッド部４ｂ、・・・、４
ｂとは、それぞれ金線８でワイヤボンディングされる。
個別電極ボンディングパッド部４ｂは、無機金ペースト
よりなる導体層５で覆われているから、低温でも確実に
ワイヤボンディングを行うことができる。
なお、絶縁基板２上には、グレーズ層が形成されている
が、第１図及び第２図ではこれを省略している。
第３１″ｉ′Ｉは、この実施例サーマルプリントヘッド
ビの変形例を示す断面図である。この変形例では、個別
電極４のボンディングパッド部４ｂ全体が、無殿金ペー
スト層９により形成されている点が第１図の場合と相違
する。
上記実施例は、Ｉｙ、膜形サーマルプリントヘッドにつ
いて説明しているが、この発明の適用範囲はこれに尿定
されるものではない。
（へ）発明の詳細 な説明したように、この発明の印刷回路基板は、有機金
ペーストよりなる導体パターンのボンディングパッド部
の、少なくとも表層は無機金ペーストよりなることを特
徴としているから、省エネルギ性をｔｒｌなうことなく
、ワイヤボンディング性を向上できる利点を有する。特
に、低温でのワイヤボンディングが可能となり、異種材
ｆ：ｌ　（例えばガラスエポキシ材）との間での組合せ
ワイヤボンディングが可能となる。
【図面の簡単な説明】
第１図は、この発明の一実施例に係るＩ″７膜形サーマ
ルプリントへ・ンドの要部断面図、第２図は、同厚膜形
サーマルプリントヘッドの要部平面図、第３図は、同厚
膜形サーマルプリントヘッドの変形例を示す要部断面図
、第４図は、有機金ペーストとｙｒｒＦ、ｆｉ金ペース
トとをサーマルプリントヘッドに適用した場合の投入電
力と印字会＝度との関係を比較して示す図、第５図は、
有機金ペーストと無機金ペーストのワイヤボンディング
温度と基板温度との関係を比較して示す図である。 ２：絶縁基板、　　　３：共通ＴＬ極、４：個別電極、
　　　　５：無機金ペースト層、４ｂ＝ボンディングパ
ッド部。 特許出願人　　　　　ローム株式会社 代理人　　弁理士　　リボ　村　茂　信第１図　　　　
第３図 ２：地球＃仮 ３：共逍電枢 ４：　イ囚５り電１曇 ５：簗、イ枝金べ一又ト漕 ４ｂ：ホ′ンテオンク′ノぐット秤 第２図 ２：絶縁基板 ３：尺↓電揚 ４：イＩ！］ＪＩＪＪりμ６ｉ ５：跳梃奮ペースト冴 ４ｂ：氷゛ンヂインク゛パ４・・ト船 第４図 設入電力− 第５図 萎状逼度−

Claims (1)

    【特許請求の範囲】
  1. （１）絶縁基板上に、有機金ペーストよりなる導体パタ
    ーンを形成してなる印刷回路基板において、前記導体パ
    ターンのボンディングパッド部の少なくとも表層が無機
    金ペーストよりなることを特徴とする印刷回路基板。
JP63155739A 1988-06-23 1988-06-23 印刷回路基板 Granted JPH01321644A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63155739A JPH01321644A (ja) 1988-06-23 1988-06-23 印刷回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63155739A JPH01321644A (ja) 1988-06-23 1988-06-23 印刷回路基板

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP5331897A Division JPH06293149A (ja) 1993-12-27 1993-12-27 熱印字用印刷回路基板
JP5331896A Division JPH06293151A (ja) 1993-12-27 1993-12-27 熱印字用印刷回路基板
JP5331895A Division JP2667787B2 (ja) 1993-12-27 1993-12-27 サーマルプリントヘッド

Publications (2)

Publication Number Publication Date
JPH01321644A true JPH01321644A (ja) 1989-12-27
JPH0426782B2 JPH0426782B2 (ja) 1992-05-08

Family

ID=15612382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63155739A Granted JPH01321644A (ja) 1988-06-23 1988-06-23 印刷回路基板

Country Status (1)

Country Link
JP (1) JPH01321644A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5876286A (ja) * 1981-10-31 1983-05-09 Mitsubishi Electric Corp サ−マルヘツド

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5876286A (ja) * 1981-10-31 1983-05-09 Mitsubishi Electric Corp サ−マルヘツド

Also Published As

Publication number Publication date
JPH0426782B2 (ja) 1992-05-08

Similar Documents

Publication Publication Date Title
US7616223B2 (en) Thermal printhead
JPH01321644A (ja) 印刷回路基板
JP2667787B2 (ja) サーマルプリントヘッド
US4990935A (en) Thermal head
JPH06293149A (ja) 熱印字用印刷回路基板
US5781220A (en) Thermal head
JP3819640B2 (ja) サーマルプリントヘッド
JP2019051628A (ja) サーマルヘッド
JP3320151B2 (ja) サーマルプリントヘッド
JPH04338556A (ja) サーマルプリントヘッド
JPH10138542A (ja) サーマルヘッド
JPH02286261A (ja) サーマルヘッド
JPH06293151A (ja) 熱印字用印刷回路基板
JPH03121862A (ja) サーマルヘッドの製造方法
JP2001191572A (ja) サーマルヘッド
JPH0339251Y2 (ja)
JPS592865A (ja) ドライバ搭載型サ−マルヘツド
JPH02121851A (ja) 絶縁基板およびこれを用いたサーマルヘッド
JP2001199092A (ja) サーマルヘッド
JPS62259876A (ja) エツジ形感熱ヘツド
JPS6166662A (ja) サ−マルヘツド
JPS63179763A (ja) サ−マルヘツド
JPH106542A (ja) 熱印字ヘッド
JPS58158273A (ja) サ−マルヘツド
JPS60171173A (ja) サ−マルヘツド

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090508

Year of fee payment: 17