JPH01314345A - トレースメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ プログラムの動作の状態を追跡するためのトレースデー
タを格納するトレースメモリ装置に関し、書き込みに時
間がかからず、読み出したときトレースデータの順序関
係が明白であるトレースメモリ装置を提供することを目
的とし、 トレースデータの書き込みまたは読み出しが行なわれる
トレースメモリと、トレースデータを書き込むアドレス
を前記トレースメモリに指示するアドレスレジスタと、
読み出し時に、該アドレスレジスタの値に基づいて最も
古いトレースデータがＣＰＵアドレス空間のトレースデ
ータ領域の最初に位置し、最も新しいトレースデータが
トレースデータ領域のＲ債に位置するように前記トレー
スメモリのアドレスを変換するアドレス変換回路と、で
構成した。

［産業上の利用分野１ 本発明は、プログラムの動作の状態を追跡するためのト
レースデータを格納するトレースメモリ装置に関する。

デパックなどのために、プログラムの動作状態を追跡す
ることができるように、プログラムの任意の場所におい
てその場所を通過したことを示す特定のコードなどをト
レースデータとしてトレースメモリ（ＲＡＭ）上に広き
込み、後でそのトレースデータを読み出すことが行なわ
れる。

ここで、トレースデータは不定長であり、ＲＡＭ領域は
有限であるため、トレースデータは一定範囲内のＲＡＭ
に繰り返して出き込まれることになる。

この場合、プログラムの動作状態を効率よく追跡するた
めには、工ぎ込まれたトレースデータの順序関係を容易
に把握する必要がおり、またトレースデータを書き込む
作業も短時間で行なう必要がある。

［従来の技術］ 従来のトレース方式にあっては、トレースデータを書き
込む位置を示すトレースデータポインタおよびトレース
メモリの上限、下限を示すレジスタをソフトウェアによ
り管理していた。

例えば、第７図に従来のトレースデータの書き込み方法
を示す。

第７図において、まず、ステップＳ１でトレースデータ
の内容をΔとし、ステップＳ２でトレースデータポイン
トをアドレスＢとし、ステップＳ３でアドレスＢにＡを
格納する。次に、ステップＳ４でアドレス已に１を加算
したものを新たにアドレスＢとする。そして、ステップ
Ｓ５でアドレスＢと、第８図に示すようなＣＰＵメモリ
空間のトレース領域終点とを比較し、アドレスＢがトレ
ース領域終点を越えたときは、ステップＳ６で第８図の
ＣＰＬＪメモリ空間のトレース領域始点をアドレスＢと
してステップＳ７へ進み、アドレスＢがトレース領域終
点に達したとき、または達していないときは、ステップ
Ｓ７でアドレスＢをトレースデータポイントとして順次
トレースデータの書き込みを行なう。この書き込みによ
るＣＰＵメモリ空間のトレース用領域の状態を第８図に
示す。

次に、第９図および第１０図に基づいて、従来のトレー
スデータの読み出し方法を説明する。

第９図において、まずステップ８１１でトレースデータ
ポインタをアドレスＢとし、ステップＳ１２でアドレス
Ｂの内容をＡ（トレースデータ）とし、ステップ５１３
で△（トレースデータ）を出力する。

次に、ステップＳ１４でアドレスＢに１を加算して新た
にアドレスＢとして、ステップＳ１５でこのアドレスＢ
と、第１０図に示すようなＣＰＵメモリ空間のトレース
領域終点と比較する。アドレスＢ≦トレース領域終点の
ときは、そのままステップＳ１７に進み、アドレスＢ〉
トレース領域終点のとぎは、ステップＳ１６で第１０図
に示すようなＣＰＬＪメモリ空間のトレース領域始点を
新たにアドレスＢとしてステップＳ１７に進む。

ステップＳ１７でアドレスＢと、トレースデータポイン
タの値と比較し、アドレスＢ＝トレースデータポインタ
のときは、終了となり、アドレスＢ≠トレースデータポ
インタのときは、ステップＳ１２へ戻る。

第１０図は従来方式によるトレースデータの書き込みの
結果として生じる状態であり、読み出しの間、維持され
る。第１０図から明らかなように、トレースデータポイ
ンタはトレース用領域の中間に位置して最古のデータを
示し、この最古のデータの直前に最新データがある。

［発明が解決しようとする課題］ 前述したように、従来のトレース方式では、トレースデ
ータを書き込む位置を示すトレースデータポインタおよ
びトレースメモリの上限、下限を示すレジスタをソフト
ウェアにより管理しているため、トレースデータを出き
込む場合には、多くのステップ数を要し、書き込みに時
間がかかるという問題点がめった。

また、読み出しの場合には、トレースデータの最新位置
、上限、下限を示すレジスタの値を参照しなければトレ
ースデータの順序関係が分からないという問題点があっ
た。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、言ぎ込みに時間がかからず、読み出したと
きトレースデータの順序関係が明白で必るトレースメモ
リ装置を提供することを目的としている。

し課題を解決するための手段］ 第１図は本発明の基本構成図である。

第１図において、３はトレースデータの書き込みまたは
読み出しが行なわれるトレースメモリ、４はトレースデ
ータを出き込むアドレスを前記トレースメモリ３に指示
するアドレスレジスタ、５は読み出し時に、該アドレス
レジスタ４の値に基づいて最も古いトレースデータがＣ
ＰＵアドレス空間のトレースデータ領域の最初に位置し
、最も新しいトレースデータがトレースデータ領域の最
後に位置するように前記トレースメモリのアドレスを変
換するアドレス変換回路でおる。

［作用コ ＣＰＵが特定のアドレスに対して書き込んだデータをア
ドレスレジスタを用いてトレースメモリ上に書き込むよ
うにしたため、トレースデータの書き込み時のソフトウ
ェアのステップ数を減少することができ、書き込み時間
を短縮することができる。

また、トレースデータの読み出し時にはアドレスレジス
タの値に基づいてアドレス変換回路で最古のトレースデ
ータがＣＰＵアドレス空間のトレースデータ領域の最初
に位置し、最新のトレースデータがＣＰＵアドレス空間
のトレースデータ領域の８１１２に位置するようにアド
レスを変換するようにしたため、トレースデータの順序
関係を容易に把握することができ、デパックの労力を軽
減することができる。

［実施例コ 以玉、本発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例を示すブロック図でおる。

まず、構成を説明すると、第２図において、１はＣＰＵ
、２はトレースメモリ装置である。トレースメモリ装置
２は、トレースメモリ３、アドレスレジスタ４およびア
ドレス変換回路５で構成されている。

ＲＡＭからなるトレースメモリ３は、アドレスバス６を
介して与えられるアドレスによりＣＰＵ１とデータバス
７を介してトレースデータが出き込まれ、また読み出さ
れる。

アドレスレジスタ４は、ＣＰｔＪｌからアドレスバス８
を介してトレースデータ書き込み用として定められてい
るアドレスが与えられると、アドレスバス６を介してア
ドレス変換回路５からトレースメモリ３にオフセットア
ドレスを出力する。したがって、アドレスレジスタ４は
、トレースデータをトレースメモリ９に書き込むごとに
加算され、常に次に書き込みを行なうアドレスを示す。

アドレス変換回路５は、読み出し時にアドレスレジスタ
４の値に基づいて最も古いトレースデータがＣＰＵアド
レス空間のトレースデータ領！或の最初に位置し、最も
新しいトレースデータがＣＰＵアドレス空間のトレース
データ領域の最後の位置にくるようにトレースメモリ３
のアドレスを変換する。

リード信号およびライト信号は制御線９，１０を介して
ＣＰＵ１からトレースメモリ３に与えられる。また、ラ
イト信号はアドレス変換回路５を介してアドレスレジス
タ４に与えられる。これは、ライト信号によりアドレス
レジスタ４に１を順次加算するためである。なお、セレ
クト信号はアドレス変換回路５から制御線１１を介して
トレースメモリ３に与えられる。

次に、動作を説明する。

まず、トレースデータのまき込みから説明する。

ＣＰｔＪｌがトレースデータ書き込み用とし定められて
いるアドレスをトレースメモリ装置２に出力すると、ア
ドレスレジスタ４は、第３図の矢印で示すように、トレ
ースメモリ３にオフセットアドレスを出力する。−した
がって、トレースメモリ３内には指定されたオフセット
アドレスよりＣＰＵ１からトレースデータが書き込まれ
る。アドレスレジスタ４はトレースデータが出き込まれ
るごとに１が加算され、このアドレスレジスタ４の値が
トレースメモリ３の最大番地になったとき、次のトレー
スデータ書き込み襖アドレスレジスタ４の値はＯとなる
。

このトレースデータの出き込みの場合のステップは、第
４図に示される。ステップＳ２１でトレースデータをＡ
とし、ステップ３２２でトレースデータ書き込み用アド
レスにＡを格納する。このように、ソフトウェアのステ
ップ数を減少することができ、譜き込みの時間を短縮す
ることができる。

次に、トレースデータを読み出す場合について説明する
。

第５図に示すように、アドレスレジスタ４は読み出し時
にあっては、最も古いトレースデータが格納されたトレ
ースメモリ３のアドレスを示している。この状態におい
て、ＣＰＵ１がトレースデータ読み出し用として定めら
れている領域のアドレスをトレースメモリ装置２に出力
すると、アドレス変換回路５は、ＣＰＵ１から与えられ
るアドレスのトレースデータ領域でのオフセット値とア
ドレスレジスタ４の値を加算したアドレスをトレースメ
モリ３に出力し、このアドレスからトレースデータが読
み出される。

加算されたアドレスがトレースメモリ３の最大番地を越
えた時は、 （トレース領域でのオフセラトッドレス値＋アドレスレ
ジスタの値−トレースメモリの最大番地）がアドレスと
してトレースメモリ３に与えられる。

すなわち、アドレス変換回路５は、最も古いトレースデ
ータがＣＰｔＪアドレス空間のトレースデータ領域の最
初に位置し、最も新しいトレースデータがＣＰＵアドレ
ス空間のトレースデータ領域の最後に位置するように、
トレースメモリ３のアドレスを変換する。したがって、
変換後のＣＰＬＩアドレス空間のトレースデータ領域の
状態は、第５図の右側に示される。

この読み出しの場合のステップの一例を第６図に示す。

第６図において、ステップ３３１でトレース領域始点（
第５図、参照）をアドレスＢとし、ステップ３３２でア
ドレスＢの内容をΔ（トレースデータ）とし、ステップ
Ｓ３３でΔ（トレースデータ）を出力する。次に、ステ
ップＳ３３でアドレスＢに１を加算して新たにアドレス
Ｂとし、ステップ３３５でアドレスＢがトレース領域終
点（第５図、参照）に達したか否かを判別する。Ｂ≦ト
レース領１１Ｊ、終点のときは、ステップＳ３２へ戻り
、Ｂ〉トレース領域終点のときは、終了となる。

したがって、トレースデータの読み出し時には、常に最
古のトレースデータがＣＰＵアドレス空間のトレースデ
ータ領域の一番最初に位置し、最新のトレースデータが
ＣＰＵアドレス空間のトレースデータ領域の−ｆｆｌ最
後に位置するようになる。

この結果、トレースデータの順序関係を直ちに把握する
ことができ、デパックの労力を軽減することができる。

なお、上述のアドレス変換によりトレースデータの任意
の部分を読み込むことも可能でおる。

［発明の効果コ 以上説明してきたように、本発明によれば、トレースデ
ータの書き込み時にはプログラムステップ数を減少する
ことができ、書き込み時間を短縮することができる。

また、トレースデータの読み出し時には、トレースデー
タの最新位置、上限、下限を示すレジスタの値を参照す
ることなく、トレースデータの順序関係を容易に把握す
ることができ、デパックの労力を軽減することができる
。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の一実施例を示すブロック図、第３図は
書き込み時の説明図、 第４図はまき込み時のフローチャート、第５図は読み出
し時の説明図、 第６図は読み出し時のフローチャート、第７図は従来の
書き込み時のフローチャート、第８図はＣＰＵアドレス
空間を示す図、第９図は従来の読み出し時のフローチャ
ート、第１０図はＣＰＵアドレス空間を示ず図である。 図中、 １・・・ＣＰＵ。 ２・・・トレースメモリ装置、 ３・・・トレースメモリ、 ４・・・アドレスレジスタ、 ５・・・アドレス変換回路、 ６．８・・・アドレスバス、 ７・・・データバス、 ９．１１・・・制御線。 基本構成図 第１図 不全ロ月６−災方ヒイ列を手・丁フ′０ツク図第２図 ｔこ込みフ今、自九つ月面 第８図 ４トユシ５９十ロ両゛＾フローチャート第４図 もえｈべ艮し綺のフローチャート 第６図 イ芝′！め　ｔ　％　Ｖしンテ日自１ハ　フローチャー
ト第７図 ＣＰＵアドレス空間Ｅホｊロ図 第８図

Claims (1)

【特許請求の範囲】
1. トレースデータの書き込みまたは読み出しが行なわれる
   トレースメモリ（３）と、トレースデータを書き込むア
   ドレスを前記トレースメモリ（３）に指示するアドレス
   レジスタ（４）と、読み出し時に、該アドレスレジスタ
   （４）の値に基づいて最も古いトレースデータがＣＰＵ
   アドレス空間のトレースデータ領域の最初に位置し、最
   も新しいトレースデータがトレースデータ領域の最後に
   位置するように前記トレースメモリのアドレスを変換す
   るアドレス変換回路（５）と、を備えたことを特徴とす
   るトレースメモリ装置。