JPH01314345A - トレースメモリ装置 - Google Patents
トレースメモリ装置Info
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- JPH01314345A JPH01314345A JP63146535A JP14653588A JPH01314345A JP H01314345 A JPH01314345 A JP H01314345A JP 63146535 A JP63146535 A JP 63146535A JP 14653588 A JP14653588 A JP 14653588A JP H01314345 A JPH01314345 A JP H01314345A
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
プログラムの動作の状態を追跡するためのトレースデー
タを格納するトレースメモリ装置に関し、書き込みに時
間がかからず、読み出したときトレースデータの順序関
係が明白であるトレースメモリ装置を提供することを目
的とし、 トレースデータの書き込みまたは読み出しが行なわれる
トレースメモリと、トレースデータを書き込むアドレス
を前記トレースメモリに指示するアドレスレジスタと、
読み出し時に、該アドレスレジスタの値に基づいて最も
古いトレースデータがCPUアドレス空間のトレースデ
ータ領域の最初に位置し、最も新しいトレースデータが
トレースデータ領域のR債に位置するように前記トレー
スメモリのアドレスを変換するアドレス変換回路と、で
構成した。
タを格納するトレースメモリ装置に関し、書き込みに時
間がかからず、読み出したときトレースデータの順序関
係が明白であるトレースメモリ装置を提供することを目
的とし、 トレースデータの書き込みまたは読み出しが行なわれる
トレースメモリと、トレースデータを書き込むアドレス
を前記トレースメモリに指示するアドレスレジスタと、
読み出し時に、該アドレスレジスタの値に基づいて最も
古いトレースデータがCPUアドレス空間のトレースデ
ータ領域の最初に位置し、最も新しいトレースデータが
トレースデータ領域のR債に位置するように前記トレー
スメモリのアドレスを変換するアドレス変換回路と、で
構成した。
[産業上の利用分野1
本発明は、プログラムの動作の状態を追跡するためのト
レースデータを格納するトレースメモリ装置に関する。
レースデータを格納するトレースメモリ装置に関する。
デパックなどのために、プログラムの動作状態を追跡す
ることができるように、プログラムの任意の場所におい
てその場所を通過したことを示す特定のコードなどをト
レースデータとしてトレースメモリ(RAM)上に広き
込み、後でそのトレースデータを読み出すことが行なわ
れる。
ることができるように、プログラムの任意の場所におい
てその場所を通過したことを示す特定のコードなどをト
レースデータとしてトレースメモリ(RAM)上に広き
込み、後でそのトレースデータを読み出すことが行なわ
れる。
ここで、トレースデータは不定長であり、RAM領域は
有限であるため、トレースデータは一定範囲内のRAM
に繰り返して出き込まれることになる。
有限であるため、トレースデータは一定範囲内のRAM
に繰り返して出き込まれることになる。
この場合、プログラムの動作状態を効率よく追跡するた
めには、工ぎ込まれたトレースデータの順序関係を容易
に把握する必要がおり、またトレースデータを書き込む
作業も短時間で行なう必要がある。
めには、工ぎ込まれたトレースデータの順序関係を容易
に把握する必要がおり、またトレースデータを書き込む
作業も短時間で行なう必要がある。
[従来の技術]
従来のトレース方式にあっては、トレースデータを書き
込む位置を示すトレースデータポインタおよびトレース
メモリの上限、下限を示すレジスタをソフトウェアによ
り管理していた。
込む位置を示すトレースデータポインタおよびトレース
メモリの上限、下限を示すレジスタをソフトウェアによ
り管理していた。
例えば、第7図に従来のトレースデータの書き込み方法
を示す。
を示す。
第7図において、まず、ステップS1でトレースデータ
の内容をΔとし、ステップS2でトレースデータポイン
トをアドレスBとし、ステップS3でアドレスBにAを
格納する。次に、ステップS4でアドレス已に1を加算
したものを新たにアドレスBとする。そして、ステップ
S5でアドレスBと、第8図に示すようなCPUメモリ
空間のトレース領域終点とを比較し、アドレスBがトレ
ース領域終点を越えたときは、ステップS6で第8図の
CPLJメモリ空間のトレース領域始点をアドレスBと
してステップS7へ進み、アドレスBがトレース領域終
点に達したとき、または達していないときは、ステップ
S7でアドレスBをトレースデータポイントとして順次
トレースデータの書き込みを行なう。この書き込みによ
るCPUメモリ空間のトレース用領域の状態を第8図に
示す。
の内容をΔとし、ステップS2でトレースデータポイン
トをアドレスBとし、ステップS3でアドレスBにAを
格納する。次に、ステップS4でアドレス已に1を加算
したものを新たにアドレスBとする。そして、ステップ
S5でアドレスBと、第8図に示すようなCPUメモリ
空間のトレース領域終点とを比較し、アドレスBがトレ
ース領域終点を越えたときは、ステップS6で第8図の
CPLJメモリ空間のトレース領域始点をアドレスBと
してステップS7へ進み、アドレスBがトレース領域終
点に達したとき、または達していないときは、ステップ
S7でアドレスBをトレースデータポイントとして順次
トレースデータの書き込みを行なう。この書き込みによ
るCPUメモリ空間のトレース用領域の状態を第8図に
示す。
次に、第9図および第10図に基づいて、従来のトレー
スデータの読み出し方法を説明する。
スデータの読み出し方法を説明する。
第9図において、まずステップ811でトレースデータ
ポインタをアドレスBとし、ステップS12でアドレス
Bの内容をA(トレースデータ)とし、ステップ513
で△(トレースデータ)を出力する。
ポインタをアドレスBとし、ステップS12でアドレス
Bの内容をA(トレースデータ)とし、ステップ513
で△(トレースデータ)を出力する。
次に、ステップS14でアドレスBに1を加算して新た
にアドレスBとして、ステップS15でこのアドレスB
と、第10図に示すようなCPUメモリ空間のトレース
領域終点と比較する。アドレスB≦トレース領域終点の
ときは、そのままステップS17に進み、アドレスB〉
トレース領域終点のとぎは、ステップS16で第10図
に示すようなCPLJメモリ空間のトレース領域始点を
新たにアドレスBとしてステップS17に進む。
にアドレスBとして、ステップS15でこのアドレスB
と、第10図に示すようなCPUメモリ空間のトレース
領域終点と比較する。アドレスB≦トレース領域終点の
ときは、そのままステップS17に進み、アドレスB〉
トレース領域終点のとぎは、ステップS16で第10図
に示すようなCPLJメモリ空間のトレース領域始点を
新たにアドレスBとしてステップS17に進む。
ステップS17でアドレスBと、トレースデータポイン
タの値と比較し、アドレスB=トレースデータポインタ
のときは、終了となり、アドレスB≠トレースデータポ
インタのときは、ステップS12へ戻る。
タの値と比較し、アドレスB=トレースデータポインタ
のときは、終了となり、アドレスB≠トレースデータポ
インタのときは、ステップS12へ戻る。
第10図は従来方式によるトレースデータの書き込みの
結果として生じる状態であり、読み出しの間、維持され
る。第10図から明らかなように、トレースデータポイ
ンタはトレース用領域の中間に位置して最古のデータを
示し、この最古のデータの直前に最新データがある。
結果として生じる状態であり、読み出しの間、維持され
る。第10図から明らかなように、トレースデータポイ
ンタはトレース用領域の中間に位置して最古のデータを
示し、この最古のデータの直前に最新データがある。
[発明が解決しようとする課題]
前述したように、従来のトレース方式では、トレースデ
ータを書き込む位置を示すトレースデータポインタおよ
びトレースメモリの上限、下限を示すレジスタをソフト
ウェアにより管理しているため、トレースデータを出き
込む場合には、多くのステップ数を要し、書き込みに時
間がかかるという問題点がめった。
ータを書き込む位置を示すトレースデータポインタおよ
びトレースメモリの上限、下限を示すレジスタをソフト
ウェアにより管理しているため、トレースデータを出き
込む場合には、多くのステップ数を要し、書き込みに時
間がかかるという問題点がめった。
また、読み出しの場合には、トレースデータの最新位置
、上限、下限を示すレジスタの値を参照しなければトレ
ースデータの順序関係が分からないという問題点があっ
た。
、上限、下限を示すレジスタの値を参照しなければトレ
ースデータの順序関係が分からないという問題点があっ
た。
本発明は、このような従来の問題点に鑑みてなされたも
のであって、言ぎ込みに時間がかからず、読み出したと
きトレースデータの順序関係が明白で必るトレースメモ
リ装置を提供することを目的としている。
のであって、言ぎ込みに時間がかからず、読み出したと
きトレースデータの順序関係が明白で必るトレースメモ
リ装置を提供することを目的としている。
し課題を解決するための手段]
第1図は本発明の基本構成図である。
第1図において、3はトレースデータの書き込みまたは
読み出しが行なわれるトレースメモリ、4はトレースデ
ータを出き込むアドレスを前記トレースメモリ3に指示
するアドレスレジスタ、5は読み出し時に、該アドレス
レジスタ4の値に基づいて最も古いトレースデータがC
PUアドレス空間のトレースデータ領域の最初に位置し
、最も新しいトレースデータがトレースデータ領域の最
後に位置するように前記トレースメモリのアドレスを変
換するアドレス変換回路でおる。
読み出しが行なわれるトレースメモリ、4はトレースデ
ータを出き込むアドレスを前記トレースメモリ3に指示
するアドレスレジスタ、5は読み出し時に、該アドレス
レジスタ4の値に基づいて最も古いトレースデータがC
PUアドレス空間のトレースデータ領域の最初に位置し
、最も新しいトレースデータがトレースデータ領域の最
後に位置するように前記トレースメモリのアドレスを変
換するアドレス変換回路でおる。
[作用コ
CPUが特定のアドレスに対して書き込んだデータをア
ドレスレジスタを用いてトレースメモリ上に書き込むよ
うにしたため、トレースデータの書き込み時のソフトウ
ェアのステップ数を減少することができ、書き込み時間
を短縮することができる。
ドレスレジスタを用いてトレースメモリ上に書き込むよ
うにしたため、トレースデータの書き込み時のソフトウ
ェアのステップ数を減少することができ、書き込み時間
を短縮することができる。
また、トレースデータの読み出し時にはアドレスレジス
タの値に基づいてアドレス変換回路で最古のトレースデ
ータがCPUアドレス空間のトレースデータ領域の最初
に位置し、最新のトレースデータがCPUアドレス空間
のトレースデータ領域の8112に位置するようにアド
レスを変換するようにしたため、トレースデータの順序
関係を容易に把握することができ、デパックの労力を軽
減することができる。
タの値に基づいてアドレス変換回路で最古のトレースデ
ータがCPUアドレス空間のトレースデータ領域の最初
に位置し、最新のトレースデータがCPUアドレス空間
のトレースデータ領域の8112に位置するようにアド
レスを変換するようにしたため、トレースデータの順序
関係を容易に把握することができ、デパックの労力を軽
減することができる。
[実施例コ
以玉、本発明の実施例を図面に基づいて説明する。
第2図は本発明の一実施例を示すブロック図でおる。
まず、構成を説明すると、第2図において、1はCPU
、2はトレースメモリ装置である。トレースメモリ装置
2は、トレースメモリ3、アドレスレジスタ4およびア
ドレス変換回路5で構成されている。
、2はトレースメモリ装置である。トレースメモリ装置
2は、トレースメモリ3、アドレスレジスタ4およびア
ドレス変換回路5で構成されている。
RAMからなるトレースメモリ3は、アドレスバス6を
介して与えられるアドレスによりCPU1とデータバス
7を介してトレースデータが出き込まれ、また読み出さ
れる。
介して与えられるアドレスによりCPU1とデータバス
7を介してトレースデータが出き込まれ、また読み出さ
れる。
アドレスレジスタ4は、CPtJlからアドレスバス8
を介してトレースデータ書き込み用として定められてい
るアドレスが与えられると、アドレスバス6を介してア
ドレス変換回路5からトレースメモリ3にオフセットア
ドレスを出力する。したがって、アドレスレジスタ4は
、トレースデータをトレースメモリ9に書き込むごとに
加算され、常に次に書き込みを行なうアドレスを示す。
を介してトレースデータ書き込み用として定められてい
るアドレスが与えられると、アドレスバス6を介してア
ドレス変換回路5からトレースメモリ3にオフセットア
ドレスを出力する。したがって、アドレスレジスタ4は
、トレースデータをトレースメモリ9に書き込むごとに
加算され、常に次に書き込みを行なうアドレスを示す。
アドレス変換回路5は、読み出し時にアドレスレジスタ
4の値に基づいて最も古いトレースデータがCPUアド
レス空間のトレースデータ領!或の最初に位置し、最も
新しいトレースデータがCPUアドレス空間のトレース
データ領域の最後の位置にくるようにトレースメモリ3
のアドレスを変換する。
4の値に基づいて最も古いトレースデータがCPUアド
レス空間のトレースデータ領!或の最初に位置し、最も
新しいトレースデータがCPUアドレス空間のトレース
データ領域の最後の位置にくるようにトレースメモリ3
のアドレスを変換する。
リード信号およびライト信号は制御線9,10を介して
CPU1からトレースメモリ3に与えられる。また、ラ
イト信号はアドレス変換回路5を介してアドレスレジス
タ4に与えられる。これは、ライト信号によりアドレス
レジスタ4に1を順次加算するためである。なお、セレ
クト信号はアドレス変換回路5から制御線11を介して
トレースメモリ3に与えられる。
CPU1からトレースメモリ3に与えられる。また、ラ
イト信号はアドレス変換回路5を介してアドレスレジス
タ4に与えられる。これは、ライト信号によりアドレス
レジスタ4に1を順次加算するためである。なお、セレ
クト信号はアドレス変換回路5から制御線11を介して
トレースメモリ3に与えられる。
次に、動作を説明する。
まず、トレースデータのまき込みから説明する。
CPtJlがトレースデータ書き込み用とし定められて
いるアドレスをトレースメモリ装置2に出力すると、ア
ドレスレジスタ4は、第3図の矢印で示すように、トレ
ースメモリ3にオフセットアドレスを出力する。−した
がって、トレースメモリ3内には指定されたオフセット
アドレスよりCPU1からトレースデータが書き込まれ
る。アドレスレジスタ4はトレースデータが出き込まれ
るごとに1が加算され、このアドレスレジスタ4の値が
トレースメモリ3の最大番地になったとき、次のトレー
スデータ書き込み襖アドレスレジスタ4の値はOとなる
。
いるアドレスをトレースメモリ装置2に出力すると、ア
ドレスレジスタ4は、第3図の矢印で示すように、トレ
ースメモリ3にオフセットアドレスを出力する。−した
がって、トレースメモリ3内には指定されたオフセット
アドレスよりCPU1からトレースデータが書き込まれ
る。アドレスレジスタ4はトレースデータが出き込まれ
るごとに1が加算され、このアドレスレジスタ4の値が
トレースメモリ3の最大番地になったとき、次のトレー
スデータ書き込み襖アドレスレジスタ4の値はOとなる
。
このトレースデータの出き込みの場合のステップは、第
4図に示される。ステップS21でトレースデータをA
とし、ステップ322でトレースデータ書き込み用アド
レスにAを格納する。このように、ソフトウェアのステ
ップ数を減少することができ、譜き込みの時間を短縮す
ることができる。
4図に示される。ステップS21でトレースデータをA
とし、ステップ322でトレースデータ書き込み用アド
レスにAを格納する。このように、ソフトウェアのステ
ップ数を減少することができ、譜き込みの時間を短縮す
ることができる。
次に、トレースデータを読み出す場合について説明する
。
。
第5図に示すように、アドレスレジスタ4は読み出し時
にあっては、最も古いトレースデータが格納されたトレ
ースメモリ3のアドレスを示している。この状態におい
て、CPU1がトレースデータ読み出し用として定めら
れている領域のアドレスをトレースメモリ装置2に出力
すると、アドレス変換回路5は、CPU1から与えられ
るアドレスのトレースデータ領域でのオフセット値とア
ドレスレジスタ4の値を加算したアドレスをトレースメ
モリ3に出力し、このアドレスからトレースデータが読
み出される。
にあっては、最も古いトレースデータが格納されたトレ
ースメモリ3のアドレスを示している。この状態におい
て、CPU1がトレースデータ読み出し用として定めら
れている領域のアドレスをトレースメモリ装置2に出力
すると、アドレス変換回路5は、CPU1から与えられ
るアドレスのトレースデータ領域でのオフセット値とア
ドレスレジスタ4の値を加算したアドレスをトレースメ
モリ3に出力し、このアドレスからトレースデータが読
み出される。
加算されたアドレスがトレースメモリ3の最大番地を越
えた時は、 (トレース領域でのオフセラトッドレス値+アドレスレ
ジスタの値−トレースメモリの最大番地)がアドレスと
してトレースメモリ3に与えられる。
えた時は、 (トレース領域でのオフセラトッドレス値+アドレスレ
ジスタの値−トレースメモリの最大番地)がアドレスと
してトレースメモリ3に与えられる。
すなわち、アドレス変換回路5は、最も古いトレースデ
ータがCPtJアドレス空間のトレースデータ領域の最
初に位置し、最も新しいトレースデータがCPUアドレ
ス空間のトレースデータ領域の最後に位置するように、
トレースメモリ3のアドレスを変換する。したがって、
変換後のCPLIアドレス空間のトレースデータ領域の
状態は、第5図の右側に示される。
ータがCPtJアドレス空間のトレースデータ領域の最
初に位置し、最も新しいトレースデータがCPUアドレ
ス空間のトレースデータ領域の最後に位置するように、
トレースメモリ3のアドレスを変換する。したがって、
変換後のCPLIアドレス空間のトレースデータ領域の
状態は、第5図の右側に示される。
この読み出しの場合のステップの一例を第6図に示す。
第6図において、ステップ331でトレース領域始点(
第5図、参照)をアドレスBとし、ステップ332でア
ドレスBの内容をΔ(トレースデータ)とし、ステップ
S33でΔ(トレースデータ)を出力する。次に、ステ
ップS33でアドレスBに1を加算して新たにアドレス
Bとし、ステップ335でアドレスBがトレース領域終
点(第5図、参照)に達したか否かを判別する。B≦ト
レース領11J、終点のときは、ステップS32へ戻り
、B〉トレース領域終点のときは、終了となる。
第5図、参照)をアドレスBとし、ステップ332でア
ドレスBの内容をΔ(トレースデータ)とし、ステップ
S33でΔ(トレースデータ)を出力する。次に、ステ
ップS33でアドレスBに1を加算して新たにアドレス
Bとし、ステップ335でアドレスBがトレース領域終
点(第5図、参照)に達したか否かを判別する。B≦ト
レース領11J、終点のときは、ステップS32へ戻り
、B〉トレース領域終点のときは、終了となる。
したがって、トレースデータの読み出し時には、常に最
古のトレースデータがCPUアドレス空間のトレースデ
ータ領域の一番最初に位置し、最新のトレースデータが
CPUアドレス空間のトレースデータ領域の−ffl最
後に位置するようになる。
古のトレースデータがCPUアドレス空間のトレースデ
ータ領域の一番最初に位置し、最新のトレースデータが
CPUアドレス空間のトレースデータ領域の−ffl最
後に位置するようになる。
この結果、トレースデータの順序関係を直ちに把握する
ことができ、デパックの労力を軽減することができる。
ことができ、デパックの労力を軽減することができる。
なお、上述のアドレス変換によりトレースデータの任意
の部分を読み込むことも可能でおる。
の部分を読み込むことも可能でおる。
[発明の効果コ
以上説明してきたように、本発明によれば、トレースデ
ータの書き込み時にはプログラムステップ数を減少する
ことができ、書き込み時間を短縮することができる。
ータの書き込み時にはプログラムステップ数を減少する
ことができ、書き込み時間を短縮することができる。
また、トレースデータの読み出し時には、トレースデー
タの最新位置、上限、下限を示すレジスタの値を参照す
ることなく、トレースデータの順序関係を容易に把握す
ることができ、デパックの労力を軽減することができる
。
タの最新位置、上限、下限を示すレジスタの値を参照す
ることなく、トレースデータの順序関係を容易に把握す
ることができ、デパックの労力を軽減することができる
。
第1図は本発明の基本構成図、
第2図は本発明の一実施例を示すブロック図、第3図は
書き込み時の説明図、 第4図はまき込み時のフローチャート、第5図は読み出
し時の説明図、 第6図は読み出し時のフローチャート、第7図は従来の
書き込み時のフローチャート、第8図はCPUアドレス
空間を示す図、第9図は従来の読み出し時のフローチャ
ート、第10図はCPUアドレス空間を示ず図である。 図中、 1・・・CPU。 2・・・トレースメモリ装置、 3・・・トレースメモリ、 4・・・アドレスレジスタ、 5・・・アドレス変換回路、 6.8・・・アドレスバス、 7・・・データバス、 9.11・・・制御線。 基本構成図 第1図 不全ロ月6−災方ヒイ列を手・丁フ′0ツク図第2図 tこ込みフ今、自九つ月面 第8図 4トユシ59十ロ両゛^フローチャート第4図 もえhべ艮し綺のフローチャート 第6図 イ芝′!め t % Vしンテ日自1ハ フローチャー
ト第7図 CPUアドレス空間Eホjロ図 第8図
書き込み時の説明図、 第4図はまき込み時のフローチャート、第5図は読み出
し時の説明図、 第6図は読み出し時のフローチャート、第7図は従来の
書き込み時のフローチャート、第8図はCPUアドレス
空間を示す図、第9図は従来の読み出し時のフローチャ
ート、第10図はCPUアドレス空間を示ず図である。 図中、 1・・・CPU。 2・・・トレースメモリ装置、 3・・・トレースメモリ、 4・・・アドレスレジスタ、 5・・・アドレス変換回路、 6.8・・・アドレスバス、 7・・・データバス、 9.11・・・制御線。 基本構成図 第1図 不全ロ月6−災方ヒイ列を手・丁フ′0ツク図第2図 tこ込みフ今、自九つ月面 第8図 4トユシ59十ロ両゛^フローチャート第4図 もえhべ艮し綺のフローチャート 第6図 イ芝′!め t % Vしンテ日自1ハ フローチャー
ト第7図 CPUアドレス空間Eホjロ図 第8図
Claims (1)
- トレースデータの書き込みまたは読み出しが行なわれる
トレースメモリ(3)と、トレースデータを書き込むア
ドレスを前記トレースメモリ(3)に指示するアドレス
レジスタ(4)と、読み出し時に、該アドレスレジスタ
(4)の値に基づいて最も古いトレースデータがCPU
アドレス空間のトレースデータ領域の最初に位置し、最
も新しいトレースデータがトレースデータ領域の最後に
位置するように前記トレースメモリのアドレスを変換す
るアドレス変換回路(5)と、を備えたことを特徴とす
るトレースメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146535A JPH01314345A (ja) | 1988-06-14 | 1988-06-14 | トレースメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146535A JPH01314345A (ja) | 1988-06-14 | 1988-06-14 | トレースメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01314345A true JPH01314345A (ja) | 1989-12-19 |
Family
ID=15409845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146535A Pending JPH01314345A (ja) | 1988-06-14 | 1988-06-14 | トレースメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01314345A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10908934B2 (en) | 2017-07-06 | 2021-02-02 | Fujitsu Limited | Simulation program, method, and device |
-
1988
- 1988-06-14 JP JP63146535A patent/JPH01314345A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10908934B2 (en) | 2017-07-06 | 2021-02-02 | Fujitsu Limited | Simulation program, method, and device |
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