JPH0131226B2 - - Google Patents

Info

Publication number
JPH0131226B2
JPH0131226B2 JP56074787A JP7478781A JPH0131226B2 JP H0131226 B2 JPH0131226 B2 JP H0131226B2 JP 56074787 A JP56074787 A JP 56074787A JP 7478781 A JP7478781 A JP 7478781A JP H0131226 B2 JPH0131226 B2 JP H0131226B2
Authority
JP
Japan
Prior art keywords
bus
computer
activity
pulse
adapter device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56074787A
Other languages
English (en)
Other versions
JPS5717072A (en
Inventor
Teii Eruugoharii Fusein
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EMC Corp
Original Assignee
Data General Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Data General Corp filed Critical Data General Corp
Publication of JPS5717072A publication Critical patent/JPS5717072A/ja
Publication of JPH0131226B2 publication Critical patent/JPH0131226B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/417—Bus networks with decentralised control with deterministic access, e.g. token passing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 本発明はコンピユータ回路網に関し、特に複数
の地域に分散されたコンピユータ・ステーシヨン
が単一の二方向性バスによりステーシヨン間の通
信のため相互に連結されるタイプのコンピユータ
回路網に関する。
最近の数年間に多くの異なるタイプのコンピユ
ータ回路網が提起され、実際に組込まれたいくつ
かの事例においては、複数の地域に分散されたコ
ンピユータ・ステーシヨンが通信目的のため、又
は異なる場所からのシステム・タスクの総合的実
施のため、あるいはコンピユータ・ステーシヨン
の１つにおけるデータ記憶機能を共用するために
相互に連結される。もしこの回路網がコンピユー
タ・ステーシヨンが相互に接近している。即ち相
互に約１Km以内にある如き場合には、本回路網は
屡々局部コンピユータ回路網と呼ばれる。
１つのタイプの局部コンピユータ回路網におい
ては、メツセージ即ちパケツト・スイツチング・
モードにあるコンピユータ・ステーシヨンにより
使用される単一の二方向性バスによつてコンピユ
ータ・ステーシヨンが相互に連結される。単一の
二方向性バス・タイプ回路網の利点のいくつか
は、そのコストが安いこと、全体的に簡単である
こと、要求されるかあるいは必要な場合コンピユ
ータ・ステーシヨンの加設又は取外しが容易にで
きることである。単一バスの二方向性回路網にお
いては、状況および制御信号を含む全てのステー
シヨン間通信がバス上に生じる。メツセージはこ
のバスに対して接続されたどのコンピユータ・ス
テーシヨンによつても送出でき、バスに接続され
た他の全てのコンピユータ・ステーシヨンによつ
て受取ることができる。しかし、バス上には一時
に１つのメツセージしか伝送することができな
い。もし２つ以上のコンピユータ・ステーシヨン
が同時にバス上にメツセージを送ろうとするなら
ば、このメツセージは競合して消失することにな
る。更に、この競合するメツセージは、元の全て
のメツセージと異なる新らたなメツセージを生じ
るおそれがある。この新らしいメツセージは、元
のメツセージの１つの意図された受取相手によ
り、あるいは元のメツセージのどれかの受取相手
として意図されなかつたコンピユータ・ステーシ
ヨンによつてさえ受取られるおそれがある。従つ
て、単一の二方向性バスの回路網の作動において
はコンピユータ・ステーシヨンによるバスに対す
るアクセスが制御されることが必要である。単一
の二方向性バス回路網においてバスに対するアク
セスを制御するための多くの異なる手法が考案さ
れて来た。しかし、知る限りにおいて、性能に関
する限り完全に信頼できる手法は着想されなかつ
た。
選択法として知られる１つの従来技術の手法に
おいては、あるコンピユータ・ステーシヨンがそ
の順番である旨信号された時にはじめてこのコン
ピユータ・ステーシヨンがバスをアクセスするこ
とができる。この手法を用いる回路網の１つのク
ラスにおいては、コンピユータ・ステーシヨンを
制御状態におく信号が中央制御装置によつて生成
され、次にデージイチエーン（花環形）構成、又
はポーリング構成、又は独立要求として公知の構
成によつて種々のコンピユータ・ステーシヨンに
送られる。この手法を用いる回路網の別のクラス
においては中央制御装置がない。その代り、コン
ピユータ・ステーシヨン間にも制御ロジツクが分
散されている。コンピユータ・ステーシヨンによ
り生成される制御信号は、デージイ・チエーン、
又はポーリング、又は独立要求のいずれかによつ
て一方から他方へ送られる。アクセスを制御する
ための選択手法における主な問題は、回路網が１
つの装置の作動に完全に依存することである。も
し回路網が中央制御装置を含み、この中央制御装
置が故障するならば、本回路網は作動不能とな
る。もしこの回路網が中央制御を含まず一時的な
制御状態にあるコンピユータ・ステーシヨンが故
障するならば、この回路網は作動不能となる。
ランダム・アクセス法として公知の別の従来技
術においては、バスのアクセスを要求するコンピ
ユータ・ステーシヨンは、これが制御状態におか
れる迄待つ必要がなくバスのアクテイビテイにつ
いてモニターするだけでよい。もしアクテイビテ
イが存在すれば、コンピユータ・ステーシヨンは
待機する。もし予め定めた時間間隔においてアク
テイビテイがなければ、コンピユータ・ステーシ
ヨンは、バスがクリアされてそのメツセージを伝
送すると見る。この手法の場合の問題は、「ある
時点に１つが２つ以上の場所にあり得ない」と云
う時間と空間の間の明白な関係の故に、２つ（以
上）のコンピユータ・ステーシヨンが、バスが
略々同時にクリアされる同じ結論に達してこのバ
スを同時にアクセスし得ると云うことである。こ
の状態が生じると、２つのメツセージが競合して
消失することになる。
予約法として知られる更に別の従来技術の場合
には、メツセージを伝送することを要求するある
コンピユータ・ステーシヨンがこれを行う要求を
置き、次いでそのメツセージを伝送することがで
きる将来の予約時間を受取る。この手法における
主な問題は、これが要求を行わねばならない装置
の作動に依存し、比較的遅いことである。
明らかなように、選択手法は回路網が連続操作
に対して１つの装置に依存すると云う問題を有
し、ランダム・アクセス手法は競合状態になると
云う問題を有し、予約手法は比較的遅いことと回
路網が連続操作のためには１つの装置に依存する
と云う問題を有する。
前記各手法の更に詳細な論議は、1978年のI.E.
E.E.に掲載されたE.C.Luczakの「大域バスのコ
ンピユータ通信法」なる表題の論文に見出すこと
ができる。
多くの提起されあるいは実際の用途において
は、１つの短所をもたらし乍ら他の短所を除去あ
るいは減殺しないに止らず、むしろ前記問題又は
制約のいずれも持たない１つのバス回路網が必要
である。本発明はこのような回路網を提供するも
のである。
本発明の目的は新らしい改良されたコンピユー
タ回路網の提供にある。
本発明の別の目的は、複数のコンピユータ・ス
テーシヨンが１つのバスによつて相互に連結され
るタイプの新らしい改良されたコンピユータ回路
網の提供にある。
本発明の別の目的は、複数個のコンピユータ・
ステーシヨンが１つのバスにより相互に連結さ
れ、かつこのバスに対するアクセスが完全に信頼
できる構成により制御されるコンピユータ回路網
の提供にある。
本発明の更に別の目的は、複数のコンピユー
タ・ステーシヨンが１つのバスにより相互に連結
され、かつバスに対するアクセスが中央制御装置
又はマスター・コンピユータの操作に依存しない
構成により制御され、競合状態にならないコンピ
ユータ回路網の提供にある。
本発明の別の目的は、１つのバスと接続された
複数のコンピユータ・ステーシヨンが、その内の
どれがバスの制御位置にあるべきかを判別するこ
とを可能にする漸新な構成の提供にある。
本発明の更に別の目的は、１つのコンピユー
タ・ステーシヨンを１つの二方向性回路網の伝送
バスと接続してバスに対するそのアクセスを制御
するためのアダプタ装置の提供にある。
本発明の更に別の目的は、新らしい改良された
位相固定ループ回路の提供にある。
本発明により構成されたコンピユータ回路網は
１つの二方向性バスおよび複数のコンピユータ・
ステーシヨンを含む。各コンピユータ・ステーシ
ヨンは１つのコンピユータと１つのアダプタ装置
を含む。各アダプタ装置は、バスのアクテイビテ
イについてモニターするための回線アクテイビテ
イ標識と、バスにおける非アクテイビテイ時間の
測定のためのタイマーと、パルスを生じる装置
と、制御ロジツクと、インターフエース論理回路
とを含んでいる。
本発明の漸新な特徴は特に頭書の特許請求の範
囲において記載されるが、本発明の構成ならびに
内容については、添付図面に関して以下の詳細な
説明を照合すれば他の目的および特徴と共に更に
よく理解されるであろう。
本発明は、複数の地域的に分散されたコンピユ
ータ・ステーシヨンにより使用され、メツセー
ジ、制御信号および状況信号を伝送するための単
一の二方向性のバスにより前記コンピユータ・ス
テーシヨンが連結されるコンピユータ回路網にお
いて前記バスに対するアクセスが各コンピユー
タ・ステーシヨンに配置されたアダプタ装置を経
てコンピユータ・ステーシヨンにより制御される
コンピユータ回路網に関する。前記アダプタ装置
は、通信グループの唯一の部材がバスに関する制
御を把握するように動的に選択される１つのプロ
セスと総合的に関与する。バスの制御が存在しな
い場合は、常に制御を獲得する１つのアダプタ装
置の選択をトリガーする。この選択プロセスの結
果は100％確実である。
前記コンピユータ回路網はマスターもなく又競
合もない。この回路網は、中央コントローラの使
用を含まずかついかなる時も連続操作のためのど
れか１つの特定のアダプタ装置の作動に依存しな
いと云う意味においてマスターを用いない。この
回路網は、いかなる時も２つ以上のアダプタ装置
が同時にメツセージを送るバスをアクセスしない
と云う意味で競合しない。
バスに対する関連アクセスに加えて、各アダプ
タ装置は又バスとそのコンピユータ・ステーシヨ
ンに設けられるコンピユータとの間のインターフ
エースとして作用する。
アダプタ装置は下記の方法でバスに対するアク
セスを制御する。
各アダプタ装置は独自の番号を割当てられてい
る。
本回路網が正規に作動中、バスの制御は１つの
活動状態のアダプタ装置から他のアダプタ装置へ
その番号順に連続的に送られ、各アダプタ装置は
次に高い順位の番号を割当てられたアダプタ装置
に制御を送り、最も高い割当て番号を有するアダ
プタ装置が最も低い割当て番号を有するアダプタ
装置に対して制御を送致する。活動状態のアダプ
タ装置によつて周期的にポールがとられ、バスと
接続されたアダプタ装置のどれがパワー・アツプ
されるかを判定し、次いで必要に応じて制御を送
る構成における変更を行う。アダプタ装置が制御
状態にある間、このアダプタ装置はメツセージを
伝送するか、あるいは状況又は制御信号をバス上
に送出するかのいずれかである。このように、本
回路網が正常に作動中は、バスが連続的に活動状
態になる。
もし何らかの理由で予め定めた時間間隔以上に
バス上にアクテイビテイがなければ、この条件を
検出する全てのアダプタ装置は選択モードに入
り、それ自体の間でどのアダプタ装置が制御を獲
得しアクテイビテイを再開すべきかを判定する。
アクテイビテイが存在しないことはアダプタ装置
が制御状態にある間の障害の結果であり、あるい
は最初又は完全な電源異常の後の回路網の単なる
パワー・アツプの結果であり得る。選択におい
て、各々関与するアダプタ装置はバス上にパルス
を送り、次にその独自の番号に正比例する期間だ
けバスをモニターする。もし関与するアダプタ装
置がその特定のモニター期間の満了前にアクテイ
ビテイを検出するならば、このアダプタ装置は選
択を云う。もし関与しないアダプタ装置が予め定
めた時間間隔の満了前にいずれか関与するアダプ
タ装置によつてパルスを検出するならば、これが
選択に関与するための基本的要件を満たさなかつ
たため関与するものにはならない。特定のモニタ
ー期間中アクテイビテイを検出しない第１の関与
するアダプタ装置は選択を獲得し、各々の時間間
隔の満了前に残りの全ての関与アダプタ装置にア
クテイビテイを検出させる別のパルスをバス上に
送出する。明らかなように、最も小さな割当て番
号を有する関与アダプタ装置は最短期間常にアク
テイビテイの有無につきバスをモニターするた
め、選択を獲得するものは常にこの最小割当番号
を有する関与アダプタ装置である。更に明らかな
ように、第２のパルスが他の全ての関与するアダ
プタ装置を選択から外させるため、常に１つの装
置しか選択を獲得しない。
選択を獲得したアダプタ装置がバスに対する制
御を握つた後、これが活動状態のアダプタ装置間
に制御が送られるべき数的順序を決定する構成サ
イクルを開始する。
明らかなように、この構成は個々のコンピユー
タ・ステーシヨン又は中央制御装置の作用には依
存せず、又競合状態になることもない。
各アダプタ装置は、その独自の割当番号を保持
するアドレス・ストアと、次の番号を有する活動
状態のアダプタ装置のアドレスを保持する次のア
ダプタ装置と、バスのアクテイビテイについてモ
ニターする回線アクテイビテイ表示装置と、選択
手順においてバス上にパルスを送出させる時間素
子を測定するタイマーとを含む。各アダプタ装置
は又、アダプタ装置の作動を制御するためのマイ
クロコントローラと、関連するコンピユータによ
る処理に適した形態にバスから受取つたデータを
処理しその関連するコンピユータから受取つたデ
ータをバス上の伝送に適した形態に処理するイン
ターフエース回路とを含む。
制御が１つのアダプタ装置から他のアダプタ装
置へ送られる規則の基本則は下記の如くである。
即ち、 １ 各アダプタ装置は異なる１つの番号を割当て
られている。
２ バスの制御を持つような回路網によつて指示
されたアダプタ装置のみが伝送を開始する。
３ 伝送操作の後、制御を保持するアダプタ装置
が次に高い番号を有する活動状態のアダプタ装
置に対して、あるいは最も大きな番号を有する
アダプタ装置の場合には最も小さな番号を有す
るアダプタ装置に対して制御を移す。
４ ポーリングがアダプタ装置によつて周期的に
行われてアダプタ装置がバスとの関与の断続を
許容する。
５ １つのアダプタ装置が制御状態にある間、そ
のコンピユータにより指令されるならばそれ自
体と他のアダプタ装置間にデータ・リンクを確
保する。
６ ある期間にわたつてバス上のアクテイビテイ
が終了するならば、この条件を検出するアダプ
タ装置により選択が保持されて制御を獲得する
唯一のアダプタ装置を選択する。
選択を促進するためバス上に非アクテイビテイ
が存在しなければならない特定の期間は下式によ
り表わされる。即ち T1＞Ｎ×△ 但し、T1＝非アクテイビテイの時間間隔 Ｎ＝バスにより取扱うことが可能なコン
ピユータ・ステーシヨンの最大数 △＝2λ λ＝/v ＝バスと接続された任意の２つのコン
ピユータ・ステーシヨン間の最大距
離 ｖ＝バス上の電波の伝播速度 非アクテイビテイ（非活動状態）は、最初のパ
ワー・アツプ、制御状態にある間コンピユータ・
ステーシヨンの電源異常又は障害後のパワー・ア
ツプ等の何らかの理由によつてバス上に生じ得
る。ある時間間隔T1（又はそれ以上）の非アクテ
イビテイが原因の如何を問わずバス上に存在する
時は常に、この条件を認識した全てのアダプタ装
置が選択モードに入る。
選択モードにおいては、時間間隔T1の間非ア
クテイビテイを測定した各アダプタ装置は関与す
るものとなり、バス上に１つのパルスP1を送出
する。それ自体の期間T1が満了する前にパルス
P1を検出するどのアダプタ装置も選択に関与し
ないが、これはこの装置が必要な時間間隔におい
て非アクテイビテイを観測しなかつたためであ
る。第１の関与装置に続く関与装置により生じる
パルスがこの第１の関与装置により生じるパルス
と重なることを保するようにパルスP1の巾は少
くともλと等しくなるようにされる。
バス上にパルスP1を送出した後、各関与アダ
プタ装置は時間間隔T2にわたりバスのアクテイ
ビテイについてモニターするが、この場合、 T2＝△×ｎ となる。但し、ｎ＝特定のアダプタ装置の割当て
られた独自の数 もし１つのアダプタ装置がその特定のモニター
期間が満了する前にアクテイビテイを検出するな
らば、この装置は選択を失う。その時間間隔T2
がバス上のアクテイビテイの検出を行わずに満了
する第１のアダプタ装置が選択を獲得し、別のパ
ルスP2をバス上に送出する。パルスP2は、残る
全てのアダプタ装置にその各々の時間間隔T2の
満了前にアクテイビテイを検出させ、又このため
選択における敗者となる。このように、第２のパ
ルスを送出するアダプタ装置は唯一の勝者であ
る。明らかなように、この選択の勝者は常に最も
小さな番号Ｎを有するアダプタ装置である。パル
スP2の巾は選択の問題である。
例えば、バスと接続され得るコンピユータステ
ーシヨンの最大数が16であるならば、又もし実際
に５つのコンピユータ・ステーシヨンが回路網に
おいて接続され、コンピユータ・ステーシヨンに
おける論理装置の割当番号が２、５、６、７およ
び11であり、この16のコンピユータ・ステーシヨ
ンの最も離れた２つの間の距離は１Kmであり、か
つバス上の電波の伝播速度が２×1010cm／secで
あれば、 T1＝160マイクロ秒（μs） Ｎ＝16 λ＝5μs △＝10μs ＝100000cm ｖ＝２×1010cm／sec P1＝5μs T2＝アダプタ装置番号２に対しては
20μs、 T2＝アダプタ装置番号５に対しては
50μs、 T2＝アダプタ装置番号６に対しては
60μs、 T2＝アダプタ装置番号７に対しては
70μs、 および T2＝アダプタ装置番号11に対しては
110μs、 となる。
次に第１図においては、本発明の教示内容に従
つて構成され照合番号11により全体的に示される
コンピユータ回路網が示される。
コンピユータ回路網１１は、個々に１２―１，
１２―２，１２―３，１２―４，１２―５を付し
た複数の空間的に分散されたコンピユータ・ステ
ーシヨン１２を含むが、図示した特定のコンピユ
ータ・ステーシヨンは例示に過ぎない。コンピユ
ータ・ステーシヨン１２は、電気的に連続し二方
向性を有する１つの伝送バス１３によつて相互に
連結される。バス１３は、例えば、同軸ケーブ
ル、又は１対の撚り線、又は光学リンクのいずれ
の形態でもよい。
各コンピユータ・ステーシヨンはアダプタ装置
１４とコンピユータ１５を含み、このアダプタ装
置１４は個々に１４―１，１４―２，１４―３，
１４―４および１４―５を付し、コンピユータ１
５は個々に１５―１，１５―２，１５―３，１５
―４，１５―５が付される。各コンピユータ１５
は１つのバス回線１６によつてその関連するアダ
プタ装置１４と接続され、各アダプタ装置は回線
１７によつてバス１３と接続される。
コンピユータ１５は、インテリジエント・デイ
スプレイ・ターミナル、コンピユータ操作タイプ
ライタ、コンピユータ操作記憶装置、その他のタ
イプのインテリジエント・データ処理装置でよ
く、ステーシヨン毎に形態が異つてもよい。いか
なるステーシヨンにおけるコンピユータ１５の特
定の形態も選択の問題である。各コンピユータ１
５は独立のデータ処理装置として作動可能であ
る。各コンピユータ１５は又他のコンピユータ１
５のどれともバス１３を介して通信可能である。
アダプタ装置１４は機能的に等しい。各アダプタ
装置１４は、その関連するコンピユータ１５とバ
ス１３間のインターフエースとして作用する。更
に、アダプタ装置１４はバス１３に対するアクセ
スを総合的に対応させる。
次に第２図においては、アダプタ装置１４の詳
細をブロツク図で示す。
バス１３から入力する信号を受取るレシーバ回
路２００と、バス１３に出て行く信号を伝送する
ドライバ回路３００とがある。レシービ回路２０
０はバス１３から入力するアナログ信号をデイジ
タル・レベルに変換し、ドライバ回路３００は出
力するデイジタル信号をアナログ・レベルに変換
する。レシーバ回路２００の入力とドライバ回路
３００の出力は、リレー回路４００の片側に接続
された接合点２１と接続される。リレー回路４０
０の反応側は回線１７によつてバス１３と接続さ
れる。リレー回路４００が開路する時はレシーバ
回路２００とドライバ回路３００がバス１３から
電気的に遮断され、リレー回路４００が閉路する
とレシーバ回路２００とドライバ回路３００は電
気的にバス１３と接続される。リレー回路４００
は、その状態が１対の回線２２を介してマイクロ
コントローラ６００から受取る信号によつて制御
されるデイジタル・スイツチ５００により駆動さ
れる。明確化のため、対をなす回線２２は１体の
線として示される。
マイクロコントローラ６００はその命令を制御
ストア７００から受取り、この制御ストアは１６
体の回線グループ２３と10本の回線グループ２４
によりマイクロコントローラ６００と接続され
る。明確化のため、両方のグループの回線２３と
２４は１本の線として示される。マイクロコント
ローラ６００により行われる機能には、アダプタ
装置１４内の他の装置のあるものに対する制御信
号の生成と、アダプタ装置１４内の他の装置から
受取る状況即ち条件信号の解釈と、アダプタ装置
１４内の各装置とそれ自体との間のデータ信号を
移送が含まれる。
マイクロコントローラ６００は８ビツトの二方
向性バス２５と接続される。又バス２５と接続さ
れているのは、アドレス・ストア８００、書込み
回路９００、読出し回路１０００、および１対の
データ交換レジスタ１１００，１１５００であ
る。アドレス・ストア８００は、特定のアダプタ
装置１４の独自の割当て番号である８桁数字を含
む。この数は、マイクロコントローラ６００によ
り回線２６を介してアドレス・ストア８００がそ
のように命令される時バス２５上に置かれる。デ
ータ交換レジスタ１１００および１１５０は、マ
イクロコントローラ６００からそれぞれ回線２７
と２８上に送られる信号基いてバス２５とコンピ
ユータ１５間にデータを転送する。書込み回路９
００は並列データをバス２５から受取り、このデ
ータを直列形態に変換する。書込み回路９００は
マイクロコントローラ６００から４本の回線グル
ープ２９上に送られる信号により制御される。明
確化のため、この４本回線のグループを１本の線
として示す。１つのバイトが必要かどうかをマイ
クロコントローラ６００に通知する状況信号が書
込み回路９００から回線３０上をマイクロプロセ
サ６００へ送られる。読出し回路１０００は直列
データを並列データに変換し、バイトが回線５０
上で得られる時マイクロコントローラ６００に通
知し、並列データをバス２５に蓄積するようにマ
イクロコントローラ６００から回線５１を介する
信号により命令される時これを行う。
書込み回路９００の出力は、正のチヤネル３１
と負のチヤネル３２によりドライバ回路３００の
入力側と接続される。書込み回路９００は正のチ
ヤネル３１と接続された素子１２００を含み、こ
のチヤネルはある場合には回線２９の１つを経て
マイクロコントローラ６００により受取られる１
つのパルス即ち信号を生じるよう使用される。
レシーバ回路２００の出力は、回線３３により
デイジタル相固定ループ兼データ・セパレータ１
３００の入力側と接続されている。又回線３３に
は回線アクテイビテイ表示装置１４００とメツセ
ージ・デテクタ１５００も接続される。デイジタ
ル相固定ループ兼データ・セパレータ１３００は
レシーバ回路２００から受取つたデータをクロツ
クおよびデータパルスに分離し、分離信号を個々
の回線３４と３５に沿つて読出し回路１０００へ
送る。回線アクテイビテイ表示装置１４００は回
線３３のアクテイビテイをモニターする。アクテ
イビテイの存否を表示する信号が回線３６上をマ
イクロコントローラ６００に送られ、回線アクテ
イビテイ表示装置１４００を制御する制御信号は
マイクロコントローラ６００から回線３７上に送
出される。メツセージ・デテクタ１５００は回線
３３上のメツセージの存在（即ち、ある一定時間
内の多くの変換）を検出し、この条件を回線３８
を経てマイクロコントローラ６００に通信する。
このように、直列形態でかつアナログ・レベル
のバス１３からの入力信号は、レシーバ回路２０
０によりデイジタル・レベルに条件付けられ、デ
イジタル位相固定ループおよびデータ・セパレー
タ１３００によつてクロツクおよびデータ信号に
分離され、読出し回路１０００により並列形態に
変換されてバス２５に蓄積され、並列状態にあり
かつデイジタル・レベルにあるバス２５からの出
力信号は書込み回路９００により直列形態に変換
され、ドライバ回路３００によりアナログ・レベ
ルに条件付けられ、次にバス１３へ伝送される。
次に第３図においては、マイクロコントローラ
６００のブロツク図に示される。明らかなよう
に、マイクロコントローラ６００はプログラムカ
ウンタ６１０、命令デコーダ６２０、即値レジス
タ６３０、ソース・デコーダ６４０、先行デコー
ダ６５０、比較回路６６０、訂正回路６７０、マ
ルチプレクサ６８０、スクラツチパツド・メモリ
ー６９０、増分装置６１１０およびパルス・デコ
ーダ６１２０を含む。これ等の構成素子の機能お
よびこれ等素子が相互に連結される方法について
は、第５Ａ図乃至第５Ｌ図に関して以下に詳細に
説明する。
マイクロコントローラ６００および制御ストア
７００の詳細は第４図および第５Ａ図乃至第５Ｌ
図に示される。第４図および第５Ａ図乃至第５Ｌ
図においては、アダプタ装置１４における他の構
成素子の詳細を示す各図と同様に、入力は一般に
構成素子の左側に現われ、出力は構成素子の右側
およびこれから更に右側に現われる。制御回線は
一般に構成素子の頂部および下底部に示される。
特定の先行を付した出力回線は同じ表示を有する
入力回線と接続されるように解釈されることが意
図される。各接続については図の明瞭化のため冗
長な説明は行わず、本発明の完全な意味および理
解は回線の名称表示が明瞭に接続を示す図を照合
すれば十分に得られるであろう。
制御ストア７００は４個の1K×４プログラム
可能読出し専用メモリー（PROM）７１０，７
２０，７３０，７４０を含む。メモリーの各々は
モノリシツク・メモリー・チツプNo.6353―1Jでよ
い。
第５Ａ図で判るように、プログラム・カウンタ
６１０は、直列に接続された３つのプログラム・
カウンタ・チツプ６１１，６１２，６１３と１つ
のゲート６１４を含む。各々のプログラム・カウ
ンタ・チツプはテキスト・インストルメント社製
チツプNo.74S163でよい。ゲートはシグネテイツ
クス社のチツプNo.74S08の1/4でよい。各チツプ
は４つのビツトを含む。プログラム・カウンタ・
チツプ６１１〜６１３の出力回線LPAD２乃至
LPAD１１はPROM７１０，７２０，７３０，
７４０の各々と接続される。常にプログラム・カ
ウンタ６１０はPROM７１０，７２０，７３０，
７４０をアドレス指定しつゝある。このように、
もしプログラム・カウンタ６１０が２００のビツ
ト・パターンを読出すならば、プログラム・カウ
ンタ・チツプ６１１は０を読み、プログラム・カ
ウンタ・チツプ６１２は０を、プログラム・カウ
ンタ・チツプ６１３は２を読む。実行された命令
によれば、プログラム・カウンタの読みは、命令
の実行時に「Ｙ」回線に存在する局部レベルに従
つて増分されるか、あるいは全面的又は部分的に
修飾され得る。回線Ｙ０，Ｙ１，Ｙ２も又命令デ
コーダ６２０（第５Ｂ図）に至り、このデコーダ
はPROM７１０〜７４０からの全ての命令を復
号し、これ等の命令を８つの回線（LP0〜LP7）
に出力する。命令デコーダ６２０はテキサス・イ
ンストルメント社のチツプNo.74S138でよい。命
令デコーダ６２０からは４つの異なる種類の命令
が出力可能である。これ等は移動命令と、パルス
命令と、条件付き飛越し命令と、無条件飛越し命
令である。
即値レジスタ６３０は、モトローラ社チツプNo.
74LS244でよいレジスタ６３１と、シグネテイツ
クス社チツプNo.74S08の1/4でよいゲート６３２
とを含む。「移動命令」の一部として、即値レジ
スタ６３０（第５Ｃ図）はそのソースがプログラ
ム・ストア７００（回線Ｙ４乃至Ｙ１１）である
バス２５上にデータ・バイトをおくため使用され
る。
テキサス・インストルメント社チツプNo.
74S138でよいソース・デコーダ６４０（第５Ｄ
図）は、制御ストア７００から回線Ｙ９乃至Ｙ１
１を経て入力を得、回線LPS０乃至LPS７を介し
て出力する。もし復号された命令がMOVE１で
あれば、ソース・デコーダ６４０はこの命令のソ
ース・フイールドを復号し、選択されたソース制
御回路をローの状態に保持する。各回線LPS０〜
LPS７はバス２５上へ出力可能なレジスタをして
その内容を出力させる。先行デコーダ６５０（第
５Ｅ図）は、テキサス・インストルメント社チツ
プNo.74S138でよいチツプ６５１と、シクネテイ
ツクス社チツプ番号74S08の1/4でよいゲート６
５２を含む。行先デコーダ６５０は制御ストア７
００から回線Ｙ１３乃至Ｙ１５を経て入力を受取
り、回線LPD０乃至LPD７上に出力する。もし
復号された命令がMOVEであれば、先行デコー
ダ６５０は命令の行先フイールドを復号し、適当
な行先制御回線上にパルスを出力する。
比較回路６６０（第５Ｆ図）は、レジスタ６６
１と、８ビツトのコンパレータ６６２と、ゲート
６６３を含む。レジスタ６６１はシグネテイツク
ス社チツプNo.74LS374でよく、コンパレータ６６
２はアメリカン・マイクロ・デバイス社チツプNo.
25LS2521、ゲート663はシグネテイツクス社チツ
プNo.74S08の1/4でよい。コンパレータ６６２は、
レジスタ６６１に対して前以つて移動されたバイ
トを条件付き飛越し命令の実行時にバス２５に現
われるバイトと比較する。コンパレータ６６２の
出力E0はLA＝LBである。もし比較されたバイト
が等しければ、出力E0はローの状態である。も
し比較されたバイトが等しくなければ、LA＝LB
はハイである。コンパレータ６６２の出力E0は、
８対１マルチプレクサ６８０を経て訂正回路６７
０に送られる。
訂正回路６７０（第５Ｇ図）は１つのフリツプ
フロツプ６７１と１つのORゲート６７２からな
る。フロツプ６７１はテキサス・インストルメン
ト社チツプNo.74S74でよく、ゲート６７２はシグ
ネテイツク社チツプNo.74S08の1/4でよい。マル
チプレクサ（MUX）６８０はテキサス・インス
トルメント社チツプNo.74LS151でよい。マルチプ
レクサ６８０（第５Ｈ図）は回線LPC０，LPC
１，LPC２，３，４，５，LPC６
およびOAから入力を受取り、制御ストア７００
から回線Ｙ５，Ｙ６およびＹ７を経てピンＳ０，
Ｓ１，Ｓ２に入るアドレスによりどの信号がピン
６の出力に生じるかを選択する。この時、もし特
定の条件が満されると、訂正回路６７０の出力
（）がローとなつてプログラム・カウ
ンタ６１１をしてＹ１２〜Ｙ１５の値に関連して
その値を訂正させる。もしテストされた条件が満
されねば、プログラム・カウンタ６１１は通常の
方法で増分する。
スクラツチパツド・メモリー６９０（第５Ｉ
図）は、アダプタの状態情報、次のアダプタ装置
のレジスタ番号、および送受信機能に関する全情
報を保持する。スクラツチパツド・メモリー６９
０は、４つのランダム・アクセス・メモリー
（RAM）６９１，６９２，６９３，６９４と、
バツフア６９５と、プルアツプ・レジスタ・バン
ク６９６と、ゲート６９７を含む。各RAMはア
メリカン・マイクロ・デバイス社チツプNo.
AM3101Aでよく、バツフア６９５はモトローラ
社チツプNo.74LS240、ゲート６９７はテキサス・
インストルメント社チツプNo.74LS08の1/4でよ
い。各RAMは16ワード×４ビツトとして構成さ
れる。このため、RAMは全体で32バイトのスク
ラツチパツド・メモリーを提供する。バツフア６
９５は、命令MOVEの実行時にアドレス指定さ
れたRAMの記憶場所の内容をバス２５に置くた
め使用され、ゲート６９７によつて使用可能又は
禁止の状態にさせられる。
増分装置６１１０（第５Ｊ図）は、２個の３状
態可逆カウンタ６１１１，６１１２と、１つのイ
ンバータ６１１３と、１つのORゲート６１１４
を含む。可逆カウンタ６１１１と６１１２は共に
アメリカン・マイクロデバイス社チツプNo.
AM25LS2569でよく、インバータ６１１３はモ
トローラ社チツプNo.74LS240の1/8でよく、ORゲ
ート６１１４はシグネテイツク社チツプNo.74S08
の1/4でよい。
マイクロコントローラ６００は、(1)カウンタ６
１１１と６１１２の内容を増分し、(2)その内容が
０に等しいかテストし、(3)バイトをカウンタ６１
１１および６１１２に蓄積することができる。こ
のように、増分装置６１１０は、マイクロコント
ローラ６００が事象又は時間をカウントできる機
構である。増分装置６１１０を用いて、マイクロ
コントローラ６００は、送受されるバイト数の如
き事象をカウントし、あるいは回線３３上の非ア
クテイビテイの期間の如き時間をカウントして、
選択が行われるべきか、あるいはアダプタ装置１
４が選択モードにある間ｎ△期間を用いるべきか
について判定することができる。
パルス・デコーダ装置６１２０（第５Ｋ図）は
２つのパルス・デコーダ６１２１および６１２２
を含む。各パルス・デコーダ６１２１および６１
２２はテキサス・インストルメント社チツプNo.
74S138でよい。パルス・デコーダ６１２１の一
方は回線LPP０乃至LPP７にパルスを出力し、
他方のパルス・デコーダ６１２２は回線LPP８
乃至LPP１５にパルスを出力する。もし復号さ
れた命令がパルスであれば、パルス・デコーダ装
置６１２０は命令のパルス・フイールドを復号し
て適当な回線LPP０〜LPP１５にパルスを出力
する。
次に第６図によれば、アドレス・ストア８００
は８ビツトのスイツチ・バンク８１０とバツフア
８２０を含む。スイツチ・バンク８１０は、特定
のアダプタ装置１４の物理的アドレスである８桁
数を含む。バツフア８２０はこの数字を入れるよ
う命令された時、バス２５に対しこれを行う。
次第７図によれば、デイジタル・スイツチ５０
０は、フロツプ５１０と、バツフア５２０と、終
端レジスタ回路５３０を含む。フロツプ５１０は
テキサス・インストルメント社チツプNo.74LS74
の1/2でよく、バツフア５２０はテキサス・イン
ストルメント社チツプNo.75452の1/2でよい。デイ
ジタル・スイツチ５００はリレー回路４００を制
御する。パルス命令を用いて、マイクロコントロ
ーラ６００は、リレー回路４００のリレーを回路
LPP１２を介してONに、又回路LPP１３を介し
てOFFに切換える。
次に第８図においては、リレー回路４００はリ
レー４１０を含む。リレー４１０の出力は、デイ
ジタル・スイツチ５００の出力であるCONN+お
よびCONN-と接続される。リレー４１０の常開
接点（ターミナル７と９）はバス１３と接続され
る。
次に第９図においては、ドライバ回路３００は
２つのセクシヨンを有し、その１つは書込み回路
９００から正のチヤネル３１を経て受取つた信号
を処理し、他方は出込み回路９００から負のチヤ
ネル３２を経て受取つた信号を処理する。正のチ
ヤネル３１から受取つた信号を処理するセクシヨ
ンは、対地絶縁のための光アイソレータ３１０
と、プルアツプ抵抗兼バイパス・コンデンサ３２
０と、バツフア３３０と、DC遮断コンデンサ３
４０と、駆動トランジスタ回路３５０とを含む。
駆動トランジスタ回路３５０は、トランジスタ３
５１と、エミツタ素子３５２と、ベース素子３５
３と、ダイオード３５４と、１対の並列抵抗３５
５とを含む。同様に、負のチヤネル２から受取つ
た信号の処理セクシヨンは、光アイソレータ３６
０と、プルアツプ抵抗兼バイパス・コンデンサ３
７０と、バツフア３８０と、DCブロツキング・
コンデンサ３９０と、トランジスタ３０１１と、
エミツタ素子３０１２と、ベース素子３０１３
と、ダイオード３０１４と、１対の並列抵抗３０
１５とを有する駆動トランジスタ回路３５０とを
含む。トランジスタ回路３５０および３０１０に
おいては、信号はバス１３に伝送するため共用で
きるレベル迄ブーストされて、回線１７上をバス
１３に送られる。
次に第１０図においては、レシーバ回路２００
はその出力が低域フイルタ回路２２０に送られる
入力演算増巾器２１０を含む。低域フイルタ回路
２２０の出力は別の演算増巾器２３０に送られ、
こゝからバス１３上に生じる信号の歪みと対応す
る微分回路２４０へ送られる。微分回路２４０か
らの出力は、２つのコンパレータ２５１と２５２
を含むコンパレータ・セクシヨン２５０に送られ
る。１つのコンパレータ２５１は入力を地準位と
比較し、他のコンパレータ２５２は入力を閾値回
路２６０を経た地準位より僅かに高いレベルと比
較する。コンパレータ２５１および２５２からの
出力はそれぞれバツフア２７０と２８０へ送られ
る。バツフア２７０の出力は回線３３上をデイジ
タル位相固定ループ兼データセパレータ１３００
に送出され、バツフア２８０の出力は回線アクテ
イビテイ表示装置１４００のメツセージ・デテク
タ１５００へ送出される。このように、一方が処
理のため、他方が回線上の使用可能な信号の存在
をありの侭に検出する２つの出力か生じる。
次に第１１図によれば、回線アクテイビテイ表
示装置１４００は、テキサス・インストルメント
社チツプNo.74279の1/2でよいフロツプ１４１０を
含む。フロツプ１４１０は、回線３３と接続され
る入力Ｓと、回線LPP４上を介してパルス・デ
コーダ装置６１２０と接続された入力Ｒと、回線
LPC４を介して８対１マルチプレクサ６８０と
接続された出力Ｑを有する。
マイクロコントローラ６００は、フロツプ１４
１０をリセツトし、次に回線３３を介してアクテ
イビテイについてＱ出力をモニターする。アクテ
イビテイがない限り、セツト入力Ｓはハイの状態
を維持し、フロツプ１４１０はリセツトされた状
態を維持する。もしセツト入力Ｓがある期間ロー
になると、フロツプ１４１０はセツト状態にな
り、Ｑ出力はハイの状態になりマイクロコントロ
ーラ６００に対してアクテイビテイがバス１３
（即ち、回線３３）上に生じたことを信号する。
フロツプ１４１０は、リセツト入力Ｒをパルスす
ることによりマイクロコントローラ６００が前記
フロツプをリセツトする迄セツト状態を維持す
る。
次に第１２図において、メツセージ・デテクタ
１５００は、アース絶縁のため光アイソレータ１
５１０と、回線３３がパルスを生じるかどうかを
検出する４ビツトの２進数カウンタ１５２０と、
信号がハイの状態になりデータが着信しつつある
ことを表わす前に４つの変換をカウントする４ビ
ツトの２進カウンタ１５３０と、１対のインバー
タ１５４０，１５５０と、負のORゲート１５６
０を含む。光アイソレータ１５１０はヒユーレツ
ト・パツカード社チツプNo.HPCL―2602でよく、
カウンタ１５２０はシグネテイツクス社チツプNo.
74LS193、カウンタ１５３０はテキサス・インス
トルメント社チツプNo.74LS161、インバータ１５
３０と１５４０はモトローラ社チツプNo.74LS240
の1/8、ORゲート１５６０はシグネテイツクス
社チツプNo.74S08の1/4でよい。
次に第１３図において、書込み回路９００は保
持レジスタ９１０と、並列／直列コンバータ９２
０と、１対のフロツプ９３０，９４０と、１対の
出力フロツプ９５０，９６０と、１対のバツフア
９７０，９８０と、一連のゲート９９０と、１対
のフロツプ９０１０，９０２０と、カウンタ９０
３０と、タイマー９０４０を含む。タイマー９０
４０は１対のフロツプ９０４１，９０４２を含
む。保持レジスタ９１０はシグネテイクス社チツ
プNo.74LS374でよく、並列／直列コンバータ９２
０はテキサス・インストルメント社チツプNo.
74166、フロツプ９３０，９４０の各々はテキサ
ス・インストルメント社チツプNo.74279の1/4、フ
ロツプ９５０，９６０はそれぞれシグネテイツク
ス社チツプNo.74LS112の1/2でよい。バツフア９
７０，９８０の各々はシグネテイツクス社チツプ
No.74S37の1/4でよく、一連のゲート９９０はモ
トローラ社チツプNo.74LS240の1/8、フロツプ９
０１０，９０２０は各々テキサス・インストルメ
ント社チツプNo.74LS161の1/2、フロツプ９０４
１，９０４２は各々テキサス・インストルメント
社チツプNo.74LS74の1/2でよい。データは保持レ
ジスタ９１０によりバス２５から受取られ、次に
直列形状に変換される並列／直列コンバータ９２
０に並列にシストされる。並列／直列コンバータ
９２０からの出力はゲート回路９９０を介してフ
リツプフロツプ９５０，９６０へ送られる。フロ
ツプ９５０，９６０の出力はそれぞれバツフア・
ゲート９７０，９８０を介して送られる。バツフ
ア・ゲート９８０からの出力は正のチヤネルと接
続され、バツフア・ゲート９３０からの出力は負
のチヤネル３２と接続される。フロツプ９５０，
９６０も又、マイクロコントローラ６００から回
線５，６，７を経て信号を受取る
フロツプ９３０，９４０からそれぞれ入力を受取
る。カウンタ９０３０は直列状のビツト数を全て
カウントする。
フロツプ９３０，９５０も又１つの発信素子１
２００として作用し、即ち、１つのモードにおい
てはこれ等のフロツプは書込み回路９００の一部
として使用され、別のモードにおいてはこれ等の
フロツプは正のチヤネル回線２３にパルスを与え
るため使用される。パルスは回線１５を介
してフロツプ９５０のピンＳに対して信号を送る
ことにより生成され、フロツプ９５０のピン５に
おける出力Ｑをハイの状態にさせ、次にフロツプ
９５０の入力Ｒ側へ信号をある期間送り、出力Ｑ
をロー状態にさせる。この期間（即ち、パルス
巾）はコントローラ６００により制御される。
次に第１４図において、デイジタル位相固定ル
ープ兼データ・セパレータ１３００は回線FIN又
は回線における変換の発生を検出する４つの
フロツプ１３１０，１３２０，１３３０，１３４
０を含む。FINおよびは回線網バス１３に生
じることのデイジタル化バージヨンである。２倍
の周波数変調方式が使用されるため、ビツト・セ
ルが１ビツトであれば、各ビツト・セルの始めに
生じる変換プラスこのビツト・セルの中間におけ
る別の変換が常に存在する。フロツプ１３１０，
１３２０，１３３０および１３４０も又カウンタ
１３５０からそのデータ入力側に入力を受取り、
状態「７」はANDゲート１３６０を復号する。
１つのビツト・セルの境界と対応して変換が生じ
る度にカウンタ１３５０が零にプリセツトされる
（READ DATA CLOCK PULSE、RDCP）。こ
のような構成により、フロツプ対１３１０と１３
２の一方は各クロツク変換毎に状態を変更し、フ
ロツプ対１３３０，１３４０の一方がデータ変換
の度に状態を変更する。各フロツプ対の出力はゲ
ート１３０２０又は１３０３０により「OR」さ
れ、フロツプ１３０４０，１３０５０に対して入
力として与えられる。フロツプ１３０４０の出力
はクロツク・パルス（RDCP）であり、フロツプ
１３０５０の出力はデータ・パルス（RDDP）で
ある。位相固定ループ兼データ・セパレータ１３
００も又、同期ビツトを除去しかつ２つのフロツ
プ１３０７０および１３０８０からなる同期スト
リツパ１３０６０を含む。このようなストリツパ
１３０６０の出力は、受取つた直列化されたビツ
ト数をカウントするカウンタ１３０９０に送られ
る。
フロツプ１３１０，１３２０，１３３０および
１３４０の各々はテキサス・インストルメント社
チツプNo.74S74の1/2でよく、カウンタ１３５０
はテキサス・インストルメント社チツプNo.
74S163、ゲート１３６０はナシヨナル・セミコ
ンダクタ社チツプNo.74S30、「OR」ゲートの各々
はシグネテイツクス社チツプNo.74S08の1/2でよ
い。フロツプ１３０４０および１３０５０はそれ
ぞれテキサスインストルメント社チツプNo.74S74
の1/2でよく、フロツプ１３０７０，１３０８０
はそれぞれテキサス・インストルメント社チツプ
No.74LS74の1/2、カウンタ１３０９０はアメリカ
ン・マイクロ・デバイス社チツプNo.74LS161でよ
い。
第１５図に示される読出し回路１０００は、フ
ロツプ１０１０と、直並列コンバータとして機能
し保持レジスタ１０３０に出力する８ビツトのシ
フト・レジスタ１０２０を含む。保持レジスタ１
０３０からの出力はマイクロコントローラ６００
からの指令信号に基いてバス２５に転送される。
並直列コンバータ１０２０はテキサス・インスト
ルメント社チツプNo.74LS164でよく、保持レジス
タ１０３０はシグネテイツクス社チツプNo.
74LS374でよい。
マイクロコントローラ６００の作用 マイクロコントローラ６００により実行される
基本命令は下記の通りである。即ち、 １ 「PULSE（パルス）」：マイクロコントローラ
６００から出る８本のパルス回線の内１本に対
するパルスの供給。
２ 「MOVE（移動）」：８つのソースの内のいず
れかから８つの先行のいずれかへのデータのバ
イト移動。この移動にスクラツチパツド・メモ
リーが関与する場合は、命令は前記バイトのア
ドレスを指定する。
３ 「BRANCH CONDITIONALLY（無条件
分岐）」：もし８本の入力条件回線のいずれかに
対し条件（ハイ・レベル）が満足される場合、
命令において指定されるフイールドに従うプロ
グラム・カウンタの最下位ニブルの修飾。
４ 「JUMP（飛越し）」：命令に示されるフイー
ルドに従うプログラム・カウンタの無条件修
飾。
これ等の命令は、第１６図に示される状態図に
示される機能を以下に述べる如き方法で実施する
ようにサブルーチンに構成される。
「初期化」：パワー・アツプに続いて、マイク
ロコントローラ６００はその送出回路を使用禁止
状態にし、バス１５から遮断されていることを確
認する。次にマイクロコントローラはハードウエ
アの保全度を確保するためいくつかの自己診断を
実施する。次に、もし全ての状態が満足できるな
らば、「遊休」状態＃１に進む。
「遊休」：バス１５が非活動状態の時、各マイ
クロプロセサはタイム・アウト・カウンタを作動
させる。もしタイム・アウト期間中回線上にアク
テイビテイ状態が存在しなければ、マイクロプロ
セサは一たん回線にパルスを与え、アダプタ装置
は「選択」状態に入る。
もしマイクロコントローラがタイム・アウト期
間の終了前にアクテイビテイを検出するならば、
マイクロコントローラはタイム・アウト・カウン
トをリセツトしてこれを零に保持する。もしアク
テイビテイがメツセージであれば、マイクロコン
トローラはREAD（読出し）ルーチンに飛越す。
もし回線のアクテイビテイが再び停止すれば、マ
イクロコントローラは再びタイム・アウト・カウ
ントを開始する。
もしメツセージが質疑２、「新入があるか？」
であり、マイクロプロセサが回路網に介入されな
かつたならば、回線に一たんパルスを与えること
により応答する。これにより、質疑を生成したア
ダプタ装置に対し、「構成」サイクルが実施され
るべきことを通知する。
特に、マイクロプロセサは２つの場合に「質疑
２」に応答する。第一に、アダプタ装置が丁度初
期化された許りで回路網に導入される必要がある
ため、アダプタ装置が「遊休状態１」にある場合
である。第二に、アダプタ装置が既に「質疑２」
に応答し、かつ制御を与えられなかつた場合にマ
イクロプロセサが応答する。この場合、多分回路
網が受入れることを阻止するためある動作が生じ
た。例えば、最後の「質疑２」を生じたアダプタ
装置が「構成」サイクルを開始できる前にパワ
ー・ダウンされていることになる。いずれの場合
も、アダプタ装置は回線に一たんパルスを回線に
与えて待機することによつて応答すべきである。
もしメツセージが別のアダプタ装置に対しアド
レス指定されるならば、アダプタ装置は「遊休」
状態に戻る。
もしメツセージが「制御を獲得できる」であれ
ば、マイクロコントローラは「遊休状態１」にな
ければ制御を獲得する。「遊休状態１」にあるア
ダプタ装置の存在が回路網の残部にとつて不確認
であることを意味するため、このようなメツセー
ジは生じない。
もしメツセージが「質疑１」であれば、進行中
の「構成」サイクルが存在する。マイクロコント
ローラは、「遊体状態３」になく、即ち「構成」
サイクルを終了させることになる状態になけれ
ば、前記サイクルに加入する。
もしメツセージが「送出要求（RTS）」であれ
ば、マイクロコントローラは「受信」ルーチンに
飛越すことになる。
「選択」：もし遊休状態のマイクロコントロー
ラがバスにおけるアクテイビテイを検出すること
なくタイム・アウト期間Ｔ１を経過するならば、
マイクロコントローラは「選択」モードに入る。
このプロセスは、唯１つのアダプタ装置が非活動
状態の回路網の制御を獲得することを確実にす
る。
第一に、マイクロコントローラは一たん回線に
パルスを与え、時間間隔T0だけ待機する。次に、
このマイクロコントローラは、△を掛けたそれ自
体のアドレスと比例する期間T2においてバスを
モニターする（但し、△は回路網バスの両端のフ
ライト時間の２倍である。）。時間T2が満了する
前にマイクロコントローラは何かアクテイビテイ
を検出するならば、選択を失う。このマイクロコ
ントローラは次に「遊休状態２」に進む。
回路網における全てのアダプタ装置がその相互
の△の半分以内で「選択」モードに入つているた
め、最下位のアドレスを有するアダプタ装置は通
常そのカウントの終りに最初に達することにな
る。このアダプタ装置がそのカウントの終りに達
す時、これが選択を獲得する。この時このアダプ
タ装置が回線にパルスを与えて「選択」モードか
ら他の全てのアダプタ装置を解除する。次にこの
装置は「構成」サイクルを開始する。
「構成」：マイクロコントローラは、「質疑１」
を受取るかあるいは選択を獲得した後「構成」モ
ードに入る。
このモードは回線に一たんパルスを与えること
によつて関与する。次に、次に高いアドレスを有
するアダプタ装置に対し「質疑１」メツセージ
（存在するか？）を送る。次に、このアダプタ装
置は△期間回路網バスにおけるアクテイビテイを
モニターする。もしアクテイビテイが存在しなけ
れば、このモードは次のアダプタ装置に質疑す
る。もしアクテイビテイを見出すことなく可能な
最高アドレスに達するならば、零から開始してこ
れを存続する。もしそれ自体のアドレスに達する
ならば、このアダプタ装置は「遊休」状態に戻
る。
もしマイクロコントローラがアクテイビテイを
検出するならば、このマイクロコントローラは次
のアダプタ装置レジスタに応答するアダプタ装置
のアドレスを書込む。これはマイクロコントロー
ラが制御がなされた後制御を与えるアダプタ装置
となる。次にこの装置は「遊休状態３」に入る。
「質疑１」を受取るアダプタ装置はこの時「構成」
モードにある。これは一たん回線にパルスを与
え、質疑するアダプタ装置に対し存在する旨通知
する短期間の後、この装置はそれ自体の後継装置
の質疑を開始する。「構成」モードは、サイクル
における最後の装置が最初の装置に質疑する迄こ
のように回路網を循環する。このように、「遊休
状態３」にあるアダプタ装置が「質疑１」を受取
る時、この装置は「構成」サイクルを終了してこ
の時制御を獲得することができる。
「制御の保有」：この状態は常に、遠隔ステー
シヨンに送ることを欲するかどうかをそのコンピ
ユータに質問するアダプタ装置により開始する。
もし回答が否定であれば、マイクロコントローラ
が「制御の保有」の終りに飛越す。もし作動中の
コンピユータが肯定で回答するならば、アダプタ
装置は「送出ルーチン」に飛越す。
「制御保持の終り」：制御を次のアダプタ装置
に譲渡する前に、マイクロコントローラはそのＫ
カウントを検査する。このＫカウントは、有効メ
ツセージが回路網バスに現われる度に増分される
数である。もしマイクロコントローラはそのＫカ
ウントが完了したことを見出すならば、バスにメ
ツセージ「新らしい数があるか？」を出力する。
続く△期間アクテイビテイをモニターして、マイ
クロコントローラは新入があるかどうかを判定す
る。もし新入があれば、（この期間内にアクテイ
ビテイがバスにおいて検知され）この時マイクロ
コントローラは「構成」サブルーチンに飛越しを
行う。もし△期間内にアクテイビテイがないか、
あるいはもしＫカウントが未完了であれば、マイ
クロコントローラは、次のアダプタ装置レジスタ
に記憶された数と共にメツセージ「制御を保有し
てよい」をアダプタ装置に至るバス上に送出す
る。
「書込み」：このサブルーチンは、アダプタ装
置が回路網バス上にメツセージを送る時使用され
る。このサブルーチンはメツセージを適宜書式化
し、これに検査ワードを付す。
「読出し」：このサブルーチンはメツセージが
回路網バス上に現われる時常に使用される。これ
はメツセージに埋設された情報を検索し、又付記
した検査ワードを常駐検査ワード・ゼネレータに
より計算される検査ワードと比較することにより
このメツセージを妥当化する。
「受取り」：このサブルーチンへのエントリは、
アダプタに向けられたメツセージ「送り要求」が
回路網バス上で検出される時「遊休」状態からの
ものである。このアダプタ装置はこの旨をそのコ
ンピユータに中継して指令を待機する。もしこの
コンピユータが否定回答を行えば、アダプタ装置
は送信側に向けられたメツセージ「受取り不能」
を出力し、「遊休２」に戻る。もしこのコンピユ
ータの回答が肯定であれば、出て行くメツセージ
は「送信クリア」である。この場合、テキスト・
メツセージがバス上に現われる。もしこのメツセ
ージが完全に受取られるならば（メツセージに付
属された検査ワードにより判定）、メツセージ
「ACKNOWLEDGE（肯定応答）」が送出され、
さもなければメツセージ「NOT
ACKNOWLEDGE（否定応答）」が送出される。
このサブルーチンはそれが生じた処への飛越によ
り終了する。
「送出」：アダプタは、制御を保有する時、お
よびそのコンピユータがテキストを遠隔アダプタ
装置に送ることを命令する時、このサブルーチン
に入る。第一に、サブルーチンはメツセージ「我
貴方に送りたし」を書込みルーチンを用いて遠隔
アダプタ装置に送出する。この時、回路網バスに
現われる次のメツセージをモニターする。通常の
条件下では、追従メツセージは「NO、受取不
能」又は「送信クリア」のいずれかである。もし
これが後者であれば、ルーチンはコンピユータの
メモリーから情報を引出し、テキスト・メツセー
ジにこれを書式化する（書込みサブルーチンを用
いて）、後続のメツセージが
「ACKNOWLEDGE（肯定応答）」であるならば、
このルーチンはこの応答をそのコンピユータに対
して反復する。又もし元のメツセージ「送信要
求」に対する回答が「NO、受取り不能」である
ならば、伝送はこゝで終り、この事実はコンピユ
ータに対して通知される。
本発明は、その主旨又は必須の特性から逸脱す
ることなく、更に他の特定形態に実施可能であ
る。このように、本文で述べた各実施例は全ての
点で例示であつて非限定的なものと解釈すべきも
ので、本発明の範囲は前項の記述による代りに頭
書の特許請求の範囲により示され、従つて請求範
囲の意味内に止まつてその相等性の範囲内に該当
する全ての変更はこれに包含されるべきものであ
る。
【図面の簡単な説明】
第１図は本発明の教示内容により構成されたコ
ンピユータ回路網を示すブロツク図、第２図は第
１図に示されるコンピユータ回路網におけるアダ
プタ装置の１つを示すブロツク図、第３図は第２
図に示されるアダプタ装置のマイクロコントロー
ラを示すブロツク図、第４図は第２図のアダプタ
装置に示された制御ストアを示す図、第５Ａ図は
第３図に示されたマイクロプロセサにおけるプロ
グラム・カウンタを示す図、第５Ｂ図は第３図に
示されたマイクロコントローラにおける命令デコ
ーダを示す図、第５Ｃ図は第３図に示されるマイ
クロコントローラにおける即値レジスタを示す
図、第５Ｄ図は第３図に示されたマイクロコント
ローラにおけるソース・デコーダを示す図、第５
Ｅ図は第３図に示されたマイクロコントローラに
おける先行デコーダを示す図、第５Ｆ図は第３図
に示されたマイクロコントローラにおける比較回
路を示す図、第５Ｇ図は第３図に示されるマイク
ロコントローラにおける訂正回路を示す図、第５
Ｈ図は第３図に示されるマイクロコントローラに
おけるマルチプレクサを示す図、第５Ｉ図は第３
図に示されたマイクロコントローラにおけるスク
ラツチ・パツド・メモリーを示す図、第５Ｊ図は
第３図に示されたマイクロコントローラにおける
増分装置を示す図、第５Ｋ図は第３図に示された
マイクロコントローラにおけるパルス・デコーダ
を示す図、第６図は第２図におけるアダプタ装置
のアドレスストアを示す図、第７図は第２図のア
ダプタ装置におけるデイジタル・スイツチを示す
図、第８図は第２図のアダプタ装置におけるリレ
ー回路を示す図、第９図は第２図のアダプタ装置
におけるドライバ回路図、第１０図は第２図にお
けるアダプタ装置におけるレシーバ回路を示す
図、第１１図は第２図のアダプタ装置における回
線アクテイビテイ標識を示す図、第１２図は第２
図のアダプタ装置におけるメツセージ・デコーダ
を示す図、第１３図は第２図のアダプタ装置にお
ける書込み回路を示す図、第１４図は第２図のア
ダプタ装置におけるデイジタル位相固定ループお
よびデータ・セパレータを示す図、第１５図は第
２図のアダプタ装置における読出し回路を示す
図、および第１６図はアダプタ装置により実施さ
れるサブルーチンを示す状態図である。 １１…コンピユータ回路網、１２−ｎ…コンピ
ユータ・ステーシヨン、１３…伝送バス、１４−
ｎ…アダプタ装置、１５−ｎ…コンピユータ、１
６…バス回線、１７…回線、２１…接合点、２２
〜２４…回線、２５…バス、２６〜３０…回線、
３１，３２…チヤネル、３３〜３８，５０，５１
…回線、２００…レシーバ回路、３００…ドライ
バ回路、４００…リレー回路、５００…リレー、
６００…マイクロコントローラ、６１０…プログ
ラム・カウンタ、６２０…命令デコーダ、６３０
…即値レジスタ、６４０…ソース・デコーダ、６
５０…行先デコーダ、６６０…比較回路、６７０
…訂正回路、６８０…マルチプレクサ、６９０…
スクラツチパツド・メモリー、７００…制御スト
ア、８００…アドレス・ストア、９００…書込み
回路、１０００…読出し回路、１１００，１１５
０…データ交換レジスタ、１３００…デイジタル
相固定ループ兼データ・セパレータ、１４００…
回線アクテイビテイ表示装置、１５００…メツセ
ージ・デテクタ。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 回路網伝送バス装置と、 (b) 前記回路網伝送バス装置と接続された複数の
    空間的に分離されたコンピユータ・ステーシヨ
    ンとを設け、該コンピユータ・ステーシヨンの
    各々が独立したワーク・ステーシヨンとして作
    用し、あるいは情報を前記回路網伝送バス装置
    に沿つて他のコンピユータ・ステーシヨンの内
    の１つ以上に伝送し、あるいは情報を前記回路
    網伝送バス装置に沿つて前記の他のコンピユー
    タ・ステーシヨンの内の１つ以上から受取るこ
    とが可能であり、各コンピユータ・ステーシヨ
    ンは、 (i) コンピユータと、 (ii) 各々がそのコンピユータを前記回路網伝送
    バス装置とインターフエースするよう作用す
    るアダプタ装置とを含み、該アダプタ装置は
    前記コンピユータ・ステーシヨンによる前記
    回路網伝送バス装置に対するアクセスを集合
    的に制御し、前記アダプタ装置は、該アダプ
    タ装置の作動を制御するコントローラを含
    み、該コントローラは、時間を測定し第１と
    第２の予め選択された時間の終了時に信号を
    発生するタイマーと、前記バスのアクテイビ
    テイを監視し、そのアクテイビテイの有無を
    表示する信号を前記コントローラへ送る回線
    アクテイビテイ表示装置とを含み、前記コン
    トローラ内の制御装置が前記第１の時間の間
    アクテイビテイが無いことを表示する前記信
    号に応答して第１の制御信号をパルス発生装
    置へ送り、該パルス発生装置は前記バスに接
    続され、前記コントローラから前記第１の制
    御信号を受け取ると同時に前記バスに第１の
    パルスを送るように動作し、該第１のパルス
    は、任意の２つのアダプタ装置の間の内の最
    も遠い距離と等しい長さを少なくとも有し、
    前記コントローラ内の前記制御装置が前記ア
    ダプタ装置に対して独自の前記第２の時間の
    間アクテイビテイが無いことを表示する前記
    信号に応答して第２の制御信号を前記パルス
    発生装置へ送り、前記パルス発生装置は前記
    第２の信号に応答して前記バスに第２のパル
    スを送り、 (c) それによつて、前記第１のアダプタ装置によ
    つて伝送された前記第２の時間の間アクテイビ
    テイが無いことを検出する第２のパルスが、他
    のアダプタの夫々にその第２の時間の終了前に
    アクテイビテイを検出するようにさせ、前記第
    １のアダプタ装置が、前記バスの制御を獲得す
    るために他のアダプタ装置に関して独自の状態
    になることを特徴とするコンピユータ回路網。 ２ コンピユータをコンピユータ回路網バスにイ
    ンターフエースし、他のコンピユータを前記コン
    ピユータ回路網バスと接続する他の同等のアダプ
    タ装置と共に、前記コンピユータ回路網に対する
    前記コンピユータのアクセスを制御する際使用す
    るアダプタ装置において、 (a) 前記アダプタ装置の操作を制御するコントロ
    ーラを設け、該コントローラは、時間を測定し
    第１と第２の予め選択された時間の終了時に信
    号を発生するタイマーと、前記バスのアクテイ
    ビテイを監視し、そのアクテイビテイの有無を
    表示する信号を前記コントローラへ送る回線ア
    クテイビテイ表示装置とを含み、前記コントロ
    ーラ内の制御装置が前記第１の時間の間アクテ
    イビテイが無いことを表示する前記信号に応答
    して第１の制御信号をパルス発生装置へ送り、
    該パルス発生装置は前記バスに接続され、前記
    コントローラから前記第１の制御信号を受け取
    ると同時に前記バスに第１のパルスを送るよう
    に動作し、該第１のパルスは、任意の２つのア
    ダプタ装置の間の内の最も遠い距離と等しい長
    さを少なくとも有し、前記コントローラ内の前
    記制御装置が前記アダプタ装置に対して独自の
    前記第２の時間の間アクテイビテイが無いこと
    を表示する前記信号に応答して第２の制御信号
    を前記パルス発生装置へ送り、前記パルス発生
    装置は前記第２の信号に応答して前記バスに第
    ２のパルスを送り、 (b) それによつて、前記第１のアダプタ装置によ
    つて伝送された前記第２の時間の間アクテイビ
    テイが無いことを検出する第２のパルスが、他
    のアダプタの夫々にその第２の時間の終了前に
    アクテイビテイを検出するようにさせ、前記第
    １のアダプタ装置が、前記バスの制御を獲得す
    るために他のアダプタ装置に関して独自の状態
    になることを特徴とするアダプタ装置。 ３ 共通回路網バスと接続され、バスを制御する
    能力において等しい複数個のコンピユータ・ステ
    ーシヨンの内の１つを、前記バスにおける制御を
    獲得する目的のため前記の他のコンピユータ・ス
    テーシヨンに対して独自の状態に置く方法におい
    て、 (a) 各コンピユータ・ステーシヨンに独自の番号
    を割り当て、 (b) 各コンピユータ・ステーシヨンに前記バスの
    アクテイビテイを監視させ、 (c) 予め決定された時間の間アクテイビテイを検
    出しない各コンピユータ・ステーシヨンに、任
    意の２つのコンピユータ・ステーシヨンの間の
    内の最も遠い距離と等しい長さを少なくとも有
    する第１のパルスを前記バスに伝送させ、 (d) 前記第１のパルスを伝送した各コンピユー
    タ・ステーシヨンに、その割り当てられた番号
    に関連する時間、前記バスのアクテイビテイを
    監視させ、 (e) その特定の期間においてアクテイビテイを検
    出しない第１のコンピユータ・ステーシヨンに
    第２のパルスをバスに送出させて、他の総ての
    コンピユータ・ステーシヨンにそれ等の特定の
    期間アクテイビテイを検出させ、それによつて
    前記第１のコンピユータ・ステーシヨンが前記
    バス上の制御を獲得するために前記の他のコン
    ピユータ・ステーシヨンに対して独自の状態に
    なることを特徴とする方法。 ４ 共通の伝送用バスと接続される複数個のコン
    ピユータ・ステーシヨンが、常にそのどれが前記
    バスにおける制御を獲得すべきかをそれら自体の
    間で決定することを可能にする方法において、 (a) 各コンピユータ・ステーシヨンに独自の番号
    を割り当て、 (b) 各コンピユータ・ステーシヨンに前記バスの
    アクテイビテイを監視させ、 (c) １の活動状態のコンピユータ・ステーシヨン
    から他のコンピユータ・ステーシヨンへその独
    自の番号に従つた数的な順序で連続的に制御を
    送り、 (d) 前記活動状態のコンピユータ・ステーシヨン
    にそれら自体の間での選択を行わせて、予め定
    めた時間の間制御の送致が停止する場合にバス
    における制御を獲得する１つの活動状態のコン
    ピユータ・ステーシヨンを決定し、前記選択
    が、 (i) 前記予め決定された時間T1の間アクテイ
    ビテイを検出しない各コンピユータ・ステー
    シヨンに、任意の２つのコンピユータ・ステ
    ーシヨンの間の内の最も遠い距離と等しい長
    さを少なくとも有する第１のパルスP1を前
    記バスに送出させ、 (ii) 前記バスに前記第１のパルスを送出した各
    コンピユータ・ステーシヨンに、その独自の
    時間T2の間前記バスのアクテイビテイを監
    視させ、 (iii) アクテイビテイを検出せずにその独自の時
    間が終了した第１のコンピユータ・ステーシ
    ヨンに第２のパルスをバスに送出させて、該
    第２のパルスが他の総てのコンピユータ・ス
    テーシヨンにそれ等の特定の期間アクテイビ
    テイを検出させ、それによつて前記第１のコ
    ンピユータ・ステーシヨンが前記バス上の制
    御を獲得するために前記の他のコンピユー
    タ・ステーシヨンに対して独自の状態になる
    ことから成ることを特徴とする方法。
JP7478781A 1980-05-19 1981-05-18 Uncompetitive computer circuit netword having no master Granted JPS5717072A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/150,713 US4387425A (en) 1980-05-19 1980-05-19 Masterless and contentionless computer network

Publications (2)

Publication Number Publication Date
JPS5717072A JPS5717072A (en) 1982-01-28
JPH0131226B2 true JPH0131226B2 (ja) 1989-06-23

Family

ID=22535702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7478781A Granted JPS5717072A (en) 1980-05-19 1981-05-18 Uncompetitive computer circuit netword having no master

Country Status (5)

Country Link
US (1) US4387425A (ja)
JP (1) JPS5717072A (ja)
DE (1) DE3119394A1 (ja)
FR (1) FR2482745A1 (ja)
GB (1) GB2076190B (ja)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745757A (en) * 1980-09-03 1982-03-15 Hitachi Ltd Ring type communication system of equal level
IT1129371B (it) * 1980-11-06 1986-06-04 Cselt Centro Studi Lab Telecom Commutatore di messaggi a struttura distribuita su canale ad accesso casuale per colloquio a messaggi tra unita elaborative
US4495570A (en) * 1981-01-14 1985-01-22 Hitachi, Ltd. Processing request allocator for assignment of loads in a distributed processing system
NL8100930A (nl) * 1981-02-26 1982-09-16 Philips Nv Datacommunicatiesysteem.
US4494113A (en) * 1981-03-13 1985-01-15 Hitachi, Ltd. Method and apparatus for self-control in distributed priority collision
US4549302A (en) * 1981-06-15 1985-10-22 Hayes Microcomputer Products, Inc. Modem with improved escape sequence mechanism to prevent escape in response to random occurrence of escape character in transmitted data
US4488232A (en) * 1981-10-02 1984-12-11 Hughes Aircraft Company Self-adjusting, distributed control, access method for a multiplexed single-signal data bus
IL66800A (en) * 1981-10-02 1985-05-31 Hughes Aircraft Co Method of providing access to a multiplexed data bus
US4608689A (en) * 1981-12-04 1986-08-26 Canon Kabushiki Kaisha Data processing and transfer apparatus
US4464749A (en) * 1982-02-24 1984-08-07 General Electric Company Bi-directional token flow system
US4439856A (en) * 1982-02-24 1984-03-27 General Electric Company Bimodal bus accessing system
US4734909A (en) * 1982-03-08 1988-03-29 Sperry Corporation Versatile interconnection bus
US4520452A (en) * 1982-03-16 1985-05-28 Burroughs Corporation Memory selection in a multiple line adapter organization
JPS59500242A (ja) * 1982-03-16 1984-02-16 バロ−ス・コ−ポレ−ション 多重ラインアダプタ機構におけるメモリ選択
IT1155644B (it) * 1982-03-17 1987-01-28 Cselt Centro Studi Lab Telecom Interfaccia di accesso a un bus a larga banda per traffico integrato fonia dati
US4719567A (en) * 1982-04-29 1988-01-12 Motorola, Inc. Method and apparatus for limiting bus utilization
US4574350A (en) * 1982-05-19 1986-03-04 At&T Bell Laboratories Shared resource locking apparatus
US4525837A (en) * 1982-07-07 1985-06-25 Fuji Xerox Co., Ltd. Digital signal transmission system
US4500989A (en) * 1982-08-02 1985-02-19 Dahod Ashraf M Digital communication system
US4672543A (en) * 1982-08-31 1987-06-09 Sharp Kabushiki Kaisha Data transmission control apparatus in local network systems
US4516205A (en) * 1982-11-09 1985-05-07 Eing A Hubert I Access control of data transmission network
US4574284A (en) * 1983-01-26 1986-03-04 Trw Inc. Communication bus interface unit
US4517670A (en) * 1983-06-15 1985-05-14 General Electric Company Preemptive bid communication system
GB2143349B (en) * 1983-06-16 1987-12-02 Secr Defence 'priority resolution in bus orientated computer system'
GB8316463D0 (en) * 1983-06-16 1983-07-20 Secr Defence Priority resolution in bus oriented computer systems
JPH0638600B2 (ja) * 1983-12-28 1994-05-18 株式会社東芝 ローカルエリアネットワークシステム
US4688168A (en) * 1984-08-23 1987-08-18 Picker International Inc. High speed data transfer method and apparatus
US4658353A (en) * 1984-11-20 1987-04-14 Burroughs Corporation System control network for multiple processor modules
JPS61156338A (ja) * 1984-12-27 1986-07-16 Toshiba Corp マルチプロセツサシステム
JPH0715061B2 (ja) * 1985-08-19 1995-02-22 三菱化学株式会社 熱収縮性ポリアミドフイルム
GB2181026A (en) * 1985-09-20 1987-04-08 Burroughs Corp Distributed electronic mailbox system
US4701910A (en) * 1985-11-29 1987-10-20 General Electric Company Reliable local area network including active stations
US4858112A (en) * 1985-12-17 1989-08-15 General Electric Company Interface comprising message and protocol processors for interfacing digital data with a bus network
GB8613152D0 (en) * 1986-05-30 1986-07-02 Int Computers Ltd Computer network system
CN1008018B (zh) * 1986-09-27 1990-05-16 徐肇昌 一种具有合作能力的同构型多计算机系统及其合作方法
US4907224A (en) * 1986-10-17 1990-03-06 Bydatel Corporation Method for transmitting data in multiple access data communications networks
US5049871A (en) * 1987-01-20 1991-09-17 American Magnetics Corporation Loop communication system
WO1988008162A1 (en) * 1987-04-10 1988-10-20 Eip Microwave, Inc. Data transfer system for a multiprocessor computing system
US4901226A (en) * 1987-12-07 1990-02-13 Bull Hn Information Systems Inc. Inter and intra priority resolution network for an asynchronous bus system
CA1327408C (en) * 1988-05-11 1994-03-01 Robert C. Frame Fair arbitration scheme
US5349690A (en) * 1988-05-11 1994-09-20 Digital Equipment Corporation Fair arbitration scheme for arbitrating between multiple nodes in a computer system seeking control of a common bus
CA1333418C (en) * 1988-08-02 1994-12-06 Richard Anthony Hatherill Digital key system architecture
US5214760A (en) * 1988-08-26 1993-05-25 Tektronix, Inc. Adaptable multiple port data buffer
US5459836A (en) * 1990-02-09 1995-10-17 Unisys Corporation Inter-processor communication net
US5351243A (en) * 1991-12-27 1994-09-27 Digital Equipment Corporation Monitor for packets on a communications network
US5280628A (en) * 1992-01-15 1994-01-18 Nitsuko Corporation Interruption controlling system using timer circuits
CA2091093C (en) * 1992-03-06 1999-07-06 Peter C. Di Giulio Event driven communication network
US5317751A (en) * 1992-03-18 1994-05-31 Aeg Westinghouse Transportation Systems, Inc. Method and apparatus for placing a trainline monitor system in a layup mode
US6546441B1 (en) 1993-01-26 2003-04-08 Logic Controls, Inc. Point-of-sale system
US7203728B2 (en) * 1993-01-26 2007-04-10 Logic Controls, Inc. Point-of-sale system and distributed computer network for same
US5895452A (en) * 1993-01-26 1999-04-20 Logic Controls, Inc. Point-of-sale system
US6272529B1 (en) 1993-01-26 2001-08-07 Logic Controls, Inc. Point-of-sale system and distributed computer network for same
US5420987A (en) * 1993-07-19 1995-05-30 3 Com Corporation Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units
JPH0774718A (ja) * 1993-09-02 1995-03-17 Mitsubishi Electric Corp 時分割通信制御方法
JP3348330B2 (ja) * 1995-04-21 2002-11-20 ソニー株式会社 通信制御方法
US5793307A (en) * 1995-05-05 1998-08-11 Motorola, Inc. Method and apparatus for a hybrid limited contention and polling protocol
US6684259B1 (en) 1995-10-11 2004-01-27 Citrix Systems, Inc. Method for providing user global object name space in a multi-user operating system
US6437803B1 (en) 1998-05-29 2002-08-20 Citrix Systems, Inc. System and method for combining local and remote windows into a single desktop environment
US6950991B2 (en) * 1995-11-13 2005-09-27 Citrix Systems, Inc. Interacting with software applications displayed in a web page
US6088515A (en) 1995-11-13 2000-07-11 Citrix Systems Inc Method and apparatus for making a hypermedium interactive
US7555529B2 (en) * 1995-11-13 2009-06-30 Citrix Systems, Inc. Interacting with software applications displayed in a web page
US5862348A (en) * 1996-02-09 1999-01-19 Citrix Systems, Inc. Method and apparatus for connecting a client node to a server node based on load levels
US6226762B1 (en) * 1998-04-20 2001-05-01 National Instruments Corporation System and method for providing delayed start-up of an activity monitor in a distributed I/O system
US6928469B1 (en) * 1998-12-29 2005-08-09 Citrix Systems, Inc. Apparatus and method for determining a program neighborhood for a client node in a client-server network using markup language techniques
US6785726B1 (en) 2000-05-08 2004-08-31 Citrix Systems, Inc. Method and apparatus for delivering local and remote server events in a similar fashion
US6922724B1 (en) 2000-05-08 2005-07-26 Citrix Systems, Inc. Method and apparatus for managing server load
US6789112B1 (en) 2000-05-08 2004-09-07 Citrix Systems, Inc. Method and apparatus for administering a server having a subsystem in communication with an event channel
US6785713B1 (en) 2000-05-08 2004-08-31 Citrix Systems, Inc. Method and apparatus for communicating among a network of servers utilizing a transport mechanism
US6993612B2 (en) * 2000-12-07 2006-01-31 Micron Technology, Inc. Arbitration method for a source strobed bus
US8135843B2 (en) * 2002-03-22 2012-03-13 Citrix Systems, Inc. Methods and systems for providing access to an application
US7984195B2 (en) * 2006-07-07 2011-07-19 Logic Controls, Inc. Hybrid industrial networked computer system
CA2496421A1 (en) * 2004-01-28 2005-07-28 Gridiron Software Inc. Zero configuration peer discovery in a grid computing environment
DE102004006689A1 (de) * 2004-02-11 2005-09-01 Daimlerchrysler Ag Busaktivitätsindikator
US7350002B2 (en) * 2004-12-09 2008-03-25 Agere Systems, Inc. Round-robin bus protocol
US8559443B2 (en) 2005-07-22 2013-10-15 Marvell International Ltd. Efficient message switching in a switching apparatus
RU2632418C1 (ru) 2016-04-04 2017-10-04 Общество С Ограниченной Ответственностью "Яндекс" Способ и система передачи данных между нодами без лидера
US10619880B2 (en) 2018-04-27 2020-04-14 Johnson Controls Technology Company Masterless air handler unit (AHU) controller system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4971843A (ja) * 1972-11-11 1974-07-11
JPS5463634A (en) * 1977-10-03 1979-05-22 Nec Corp Bus controller
JPS54137940A (en) * 1978-04-19 1979-10-26 Hitachi Ltd Multi-data processor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1188034A (fr) * 1957-11-21 1959-09-18 Trt Telecom Radio Electr Moyens d'intercorrélation pour plusieurs stations émettrices d'informations
US3611161A (en) * 1969-06-16 1971-10-05 Honeywell Inf Systems Apparatus for separating data signals and timing signals from a combined signal
US4017841A (en) * 1973-11-23 1977-04-12 Honeywell Inc. Bus allocation control apparatus
JPS5215204A (en) * 1975-07-26 1977-02-04 Fuji Electric Co Ltd Informatioon transmission system
US4212057A (en) * 1976-04-22 1980-07-08 General Electric Company Shared memory multi-microprocessor computer system
US4047246A (en) * 1977-01-10 1977-09-06 Data General Corporation I/O bus transceiver for a data processing system
US4195351A (en) * 1978-01-27 1980-03-25 International Business Machines Corporation Loop configured data transmission system
US4320502A (en) * 1978-02-22 1982-03-16 International Business Machines Corp. Distributed priority resolution system
US4223380A (en) * 1978-04-06 1980-09-16 Ncr Corporation Distributed multiprocessor communication system
US4281380A (en) * 1978-12-27 1981-07-28 Harris Corporation Bus collision avoidance system for distributed network data processing communications system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4971843A (ja) * 1972-11-11 1974-07-11
JPS5463634A (en) * 1977-10-03 1979-05-22 Nec Corp Bus controller
JPS54137940A (en) * 1978-04-19 1979-10-26 Hitachi Ltd Multi-data processor

Also Published As

Publication number Publication date
DE3119394A1 (de) 1982-04-01
FR2482745A1 (fr) 1981-11-20
GB2076190B (en) 1985-06-05
US4387425A (en) 1983-06-07
JPS5717072A (en) 1982-01-28
GB2076190A (en) 1981-11-25

Similar Documents

Publication Publication Date Title
JPH0131226B2 (ja)
US4456956A (en) Method and apparatus for controlling access of a network transmission bus between a plurality of spaced apart computer stations
US4888728A (en) Multipoint link data-transmission control system
US3916380A (en) Multi-computer multiple data path hardware exchange system
EP0076880A1 (en) A local area contention network data communication system
EP0366935A2 (en) High-speed switching system with flexible protocol capability
US4488232A (en) Self-adjusting, distributed control, access method for a multiplexed single-signal data bus
US5012468A (en) Master slave industrial token passing network
US4759015A (en) Ring network system for transmission of multicast information
EP0498360A2 (en) Access to transmit on a message priority basis
JPH02502505A (ja) 交換装置
US5140586A (en) Token associated data network communications protocol
US4712210A (en) Signal conversion circuit for interconnecting coaxial cable and a twisted pair
US4191941A (en) Switch matrix for data transfers
US4389721A (en) Time-division multiplex serial loop
US4796022A (en) Double transit bus system
EP0076401B1 (en) Self adjusting, distributed control, access method for a multiplexed single signal data bus
KR900006548B1 (ko) 병렬 데이터 공유 방법 및 그 회로
JPS61222345A (ja) 優先順位付きの通信システムおよび通信方法
KR100249158B1 (ko) 네트워크(망) 효율증대장치
JPS59168737A (ja) マルチ・ドロツプ伝送方式
AU749570B2 (en) Remote module control system for controlling module disposed at remote place which accommodates line/trunk circuit and control method thereof
JPH06110831A (ja) データ転送装置
JPH04106651A (ja) システムバスの制御装置
JPH01296828A (ja) 状態信号伝送方式