JPH0131146B2 - - Google Patents
Info
- Publication number
- JPH0131146B2 JPH0131146B2 JP56010016A JP1001681A JPH0131146B2 JP H0131146 B2 JPH0131146 B2 JP H0131146B2 JP 56010016 A JP56010016 A JP 56010016A JP 1001681 A JP1001681 A JP 1001681A JP H0131146 B2 JPH0131146 B2 JP H0131146B2
- Authority
- JP
- Japan
- Prior art keywords
- section
- measurement points
- pcb
- conductor pattern
- measurement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005259 measurement Methods 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 6
- 238000012935 Averaging Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 description 35
- 230000002950 deficient Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2805—Bare printed circuit boards
Description
【発明の詳細な説明】
本発明は印刷回路基板（以下PCBと言う）の
導体パターンにそれぞれ接続された電子部品の電
気量及び動作特性の計測に関するものである。
導体パターンにそれぞれ接続された電子部品の電
気量及び動作特性の計測に関するものである。
電子計算機等においては、PCBにアナログ及
びデジタルの電子部品を搭載し、それぞれの電子
部品を導体パターンで接続して電気的回路を構成
したパツケージが広く用いられている。そして、
このパツケージについて所期する電気的特性が得
られないときPCB及びPCBに搭載する部品の不
良個所及び不良部品を探求して、その原因を排除
することがしばしば行なわれる。その際PCBに
搭載する部品と接続する信号配線，静電遮蔽線及
び電源供給配線等よりなる導体パターンと不良原
因を発見するために用いられる試験装置とを導体
パターンに圧接する接触ピンと、当該接触ピンに
接合されたケーブルによつて電気的に結合するこ
とが通常である。
びデジタルの電子部品を搭載し、それぞれの電子
部品を導体パターンで接続して電気的回路を構成
したパツケージが広く用いられている。そして、
このパツケージについて所期する電気的特性が得
られないときPCB及びPCBに搭載する部品の不
良個所及び不良部品を探求して、その原因を排除
することがしばしば行なわれる。その際PCBに
搭載する部品と接続する信号配線，静電遮蔽線及
び電源供給配線等よりなる導体パターンと不良原
因を発見するために用いられる試験装置とを導体
パターンに圧接する接触ピンと、当該接触ピンに
接合されたケーブルによつて電気的に結合するこ
とが通常である。
この場合、接触ピンは独立する導体パターン各
に１本圧接するため上記PCBのような緻密な導
体パターンに対して使用する数量は極めて多数と
なる。
に１本圧接するため上記PCBのような緻密な導
体パターンに対して使用する数量は極めて多数と
なる。
従来これ等の接触ピンをそれぞれの導体パター
ンに圧接する測定点を選ぶにあたつては選定すべ
きPCBに関連するパターン図面を用いて手作業
で測定点を設定していたが、緻密な導体パターン
のPCBにおいては測定点の設定洩れや誤設定を
生ずる外、PCB全体に対して測定点の設定分布
密度が均一でなく部分的に粗密な状態になり易
い。
ンに圧接する測定点を選ぶにあたつては選定すべ
きPCBに関連するパターン図面を用いて手作業
で測定点を設定していたが、緻密な導体パターン
のPCBにおいては測定点の設定洩れや誤設定を
生ずる外、PCB全体に対して測定点の設定分布
密度が均一でなく部分的に粗密な状態になり易
い。
このようにPCBに圧接する接触ピンの分布密
度が均一を欠くものとなると、PCBの全面に平
均した加圧がなされず、部分的な応力の差異によ
つてPCBは彎曲し、導体パターンと搭載する部
品との接続部を損傷したり、導体パターンが破断
する事故の発生をも招き、また接触ピンの全てが
確実に測定点に接触することなく接触障害を生ず
ることにもなる。
度が均一を欠くものとなると、PCBの全面に平
均した加圧がなされず、部分的な応力の差異によ
つてPCBは彎曲し、導体パターンと搭載する部
品との接続部を損傷したり、導体パターンが破断
する事故の発生をも招き、また接触ピンの全てが
確実に測定点に接触することなく接触障害を生ず
ることにもなる。
また、PCBのそれぞれの導体パターンに対し
必要とする多数本の接触ピンを同時に圧接するた
めに、当該接続ピンは、アダプターに一括して収
容するが、、上記の如く接触ピンの分布密度が平
均化されないときは、アダプターの内部での接続
ピンの安定なバネ機構を得ることが困難となり、
接触ピンとケーブルとの接合もまた同様に、接合
が不確実になつたり運用中に接合部が外れたり、
隣接する接触ピンと接触を生ずる惧れがある。
必要とする多数本の接触ピンを同時に圧接するた
めに、当該接続ピンは、アダプターに一括して収
容するが、、上記の如く接触ピンの分布密度が平
均化されないときは、アダプターの内部での接続
ピンの安定なバネ機構を得ることが困難となり、
接触ピンとケーブルとの接合もまた同様に、接合
が不確実になつたり運用中に接合部が外れたり、
隣接する接触ピンと接触を生ずる惧れがある。
また測定点の設定洩れや誤設定をなした場合に
は、それに関連するアダプター部を再加工し、修
理をするための費用と時間とを要する。
は、それに関連するアダプター部を再加工し、修
理をするための費用と時間とを要する。
そこで本発明ではPCBの導体パターンに測定
点を設定するのに分布密度を平均化し、接触ピン
によるPCBへの加圧分布を平均化して計測のた
めの二次障害を防止する方法を提供するものであ
る。
点を設定するのに分布密度を平均化し、接触ピン
によるPCBへの加圧分布を平均化して計測のた
めの二次障害を防止する方法を提供するものであ
る。
即ち、本発明は測定点を設定すべき導体パター
ンを有するPCB面を均等な面積を持つ区画に細
分割し、当該区画内にある測定点を、当該区画内
にあつて、他の区画に関連のない導体パターン上
の測定点の数量と複数区画に亘る導体パターン上
の測定点の数量を分別し、それぞれの区画内にの
み存在する導体パターン上の測定点の数量を比較
し、当該複数の区画で最も測定点の数量の少ない
区画に、当該複数区画に亘る導体パターン上の測
定点を設定する方法である。
ンを有するPCB面を均等な面積を持つ区画に細
分割し、当該区画内にある測定点を、当該区画内
にあつて、他の区画に関連のない導体パターン上
の測定点の数量と複数区画に亘る導体パターン上
の測定点の数量を分別し、それぞれの区画内にの
み存在する導体パターン上の測定点の数量を比較
し、当該複数の区画で最も測定点の数量の少ない
区画に、当該複数区画に亘る導体パターン上の測
定点を設定する方法である。
本発明によれば、導体パターンによつて関連す
る複数の区画は関連する導体パターン上に設定す
る測定点を最少測定点の設定区画に設けるために
測定点の設定数の平均化が計れる。
る複数の区画は関連する導体パターン上に設定す
る測定点を最少測定点の設定区画に設けるために
測定点の設定数の平均化が計れる。
この様な方法で、PCBの全面に測定点の設定
をなせば、細分割された区画内に測定点を設定す
るために、設定洩れや誤設定を生ずることなく、
測定点の密度の平均化が容易に得られる。
をなせば、細分割された区画内に測定点を設定す
るために、設定洩れや誤設定を生ずることなく、
測定点の密度の平均化が容易に得られる。
次に本発明を実施例によつて説明する。第１図
はPCBの導体パターン面の均等な面積による細
分割を示す。
はPCBの導体パターン面の均等な面積による細
分割を示す。
PCBはｘ軸に対してｍ等分に、ｙ軸に対して
ｎ等分され、PCBは区画番号ｐ１，ｐ２，ｐ３
……pmn―２，pmn―１，pmnの合計、mn個の
均等面積の区画が得られる。
ｎ等分され、PCBは区画番号ｐ１，ｐ２，ｐ３
……pmn―２，pmn―１，pmnの合計、mn個の
均等面積の区画が得られる。
第２図はPCBを第１図の如く分割した区画の
うちｐ１，ｐ２，ｐ３の導体パターンと測定点の
設定を示す。
うちｐ１，ｐ２，ｐ３の導体パターンと測定点の
設定を示す。
ｐ１，ｐ２，ｐ３のそれぞれの区画には、それ
ぞれの区画内のみにあつて、他の区画に亘らない
導体パターンと１０，２０，４０，５０，６０，
７０，８０，９０とｐ１，ｐ２，ｐ３の区画に亘
る導体パターン３０が存在している。
ぞれの区画内のみにあつて、他の区画に亘らない
導体パターンと１０，２０，４０，５０，６０，
７０，８０，９０とｐ１，ｐ２，ｐ３の区画に亘
る導体パターン３０が存在している。
区画ｐ１には２本の導体パターン１０，２０が
あり、ｐ２には３本の導体パターン４０，５０，
６０があり、ｐ３にも３本の導体パターン７０，
８０，９０があり、導体パターンと部品の接続点
についてみるとｐ１の導体パターンは１１，１
２，２１，２２と３１が接続点となつており、ｐ
２は４１，４２，５１，５２，６１，６２が接続
点となつており、ｐ３は７１，７２，８１，８
２，９１，９２，３２が接続点となつている。
あり、ｐ２には３本の導体パターン４０，５０，
６０があり、ｐ３にも３本の導体パターン７０，
８０，９０があり、導体パターンと部品の接続点
についてみるとｐ１の導体パターンは１１，１
２，２１，２２と３１が接続点となつており、ｐ
２は４１，４２，５１，５２，６１，６２が接続
点となつており、ｐ３は７１，７２，８１，８
２，９１，９２，３２が接続点となつている。
単連結の導体パターンは接続点数に無関係に測
定点の設定は１であるから、測定点はそれぞれの
区画について、Ａを単一区画内のみに存在する導
体パターンの測定点数、Ｂをそれ以外の測定点の
数としてｐ１はＡ＝２，Ｂ＝１または０，ｐ２は
Ａ＝３ Ｂ＝０，ｐ３はＡ＝３ Ｂ＝０または１
となり、区画ｐ１の単一区画内導体パターンの測
定点の数量が最も少なく、この区画に導体パター
ン３０の接続点３１を測定点として設定すること
になる。それぞれの区画の合計測定点の数量はｐ
１が３，ｐ２が３，ｐ３が３となり測定点の密度
の平均化がなされる。電気的には導体パターンＢ
の接続点を区画ｐ３の３２を設定しても良いが斯
の如く測定点を設定した時のそれぞれの区画の測
定点の数量はｐ１が２，ｐ２が３，ｐ３が４とな
り蓄しく測定点の密度が不均衡となる。
定点の設定は１であるから、測定点はそれぞれの
区画について、Ａを単一区画内のみに存在する導
体パターンの測定点数、Ｂをそれ以外の測定点の
数としてｐ１はＡ＝２，Ｂ＝１または０，ｐ２は
Ａ＝３ Ｂ＝０，ｐ３はＡ＝３ Ｂ＝０または１
となり、区画ｐ１の単一区画内導体パターンの測
定点の数量が最も少なく、この区画に導体パター
ン３０の接続点３１を測定点として設定すること
になる。それぞれの区画の合計測定点の数量はｐ
１が３，ｐ２が３，ｐ３が３となり測定点の密度
の平均化がなされる。電気的には導体パターンＢ
の接続点を区画ｐ３の３２を設定しても良いが斯
の如く測定点を設定した時のそれぞれの区画の測
定点の数量はｐ１が２，ｐ２が３，ｐ３が４とな
り蓄しく測定点の密度が不均衡となる。
この様にしてPCBの各区画のｐ１からpmnま
で単一区画内導体パターンの測定点を設定し計数
した状況に基づき複数区画にわたる導体パターン
の測定点の設定をなすことによつてPCB全面の
測定点の設定の分布密度を容易に平均化すること
ができる。
で単一区画内導体パターンの測定点を設定し計数
した状況に基づき複数区画にわたる導体パターン
の測定点の設定をなすことによつてPCB全面の
測定点の設定の分布密度を容易に平均化すること
ができる。
第１図はPCBの均等面積に分割した区画を示
し、第２図は区画内の導体パターンと測定点を示
す。
し、第２図は区画内の導体パターンと測定点を示
す。
Claims (1)
- 【特許請求の範囲】 １ 印刷回路基板上の各信号配線にそれぞれ測定
点を割当て、該測定点に試験装置の試験用接続ピ
ンを接触させる試験装置における測定点密度平均
化方法であつて、上記印刷回路基板上をそれぞれ
等しい面積の複数の区画に区分けし、単一区画内
のみに存在する信号配線に対しては当該区画内に
測定点を割当て、複数の区画にわたつて存在する
信号配線に対しては該複数の区画のうちで割当て
られる測定点の予測総数が最小である区画を選択
し該選択された区画内に当該信号配線の測定点を
割当てることを特徴とする試験装置における測定
点密度平均化方法。 ２ 上記予測総数は、上記単一区画内のみに存在
する信号配線数と、複数区画にわたり存在する信
号配線のうち既に当該区画外に測定点を割当たも
のを除いた信号配線の数とに基づいて定められる
ことを特徴とする特許請求の範囲第１項記載の試
験装置における測定点密度平均化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010016A JPS57124265A (en) | 1981-01-26 | 1981-01-26 | Averaging method for measurement-point density by testing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010016A JPS57124265A (en) | 1981-01-26 | 1981-01-26 | Averaging method for measurement-point density by testing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57124265A JPS57124265A (en) | 1982-08-03 |
| JPH0131146B2 true JPH0131146B2 (ja) | 1989-06-23 |
Family
ID=11738590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56010016A Granted JPS57124265A (en) | 1981-01-26 | 1981-01-26 | Averaging method for measurement-point density by testing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57124265A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367126A (ja) * | 1989-08-05 | 1991-03-22 | Nippon Telegr & Teleph Corp <Ntt> | 測定位置決定方法 |
-
1981
- 1981-01-26 JP JP56010016A patent/JPS57124265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57124265A (en) | 1982-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6462573B1 (en) | System interface assembly and method | |
| JPH06213963A (ja) | コネクタ・アセンブリ | |
| US6181146B1 (en) | Burn-in board | |
| JPH0131146B2 (ja) | ||
| GB2035716A (en) | Improvements relating to electrical signal connectors | |
| EP0132328A1 (en) | Probe cable assemblies | |
| US4292586A (en) | Testing of circuit arrangements | |
| JPS61182237A (ja) | プロ−ブカ−ド | |
| US7185427B2 (en) | Method for making electrical connections to an element on printed circuit board | |
| JPH1026646A (ja) | コンタクト装置 | |
| JPH08201476A (ja) | 半導体装置試験用テストボード | |
| JP3162475B2 (ja) | 電子部品の測定用接続装置 | |
| KR102412790B1 (ko) | 테스트포인트를 가지는 인쇄회로기판의 제조 방법 및 이를 통해 제조되는 인쇄회로기판 | |
| JP2624144B2 (ja) | テストボード | |
| JPH06260799A (ja) | 回路基板検査方法および回路基板 | |
| JPH0720193A (ja) | Ｄｕｔボード | |
| JPS59181651A (ja) | 集積回路装置 | |
| JPH05215814A (ja) | 半導体デバイスの検査装置 | |
| JPH09159713A (ja) | ピンボード方式基板検査装置によるブリッジ或いは断線検出方法並びにピンボード | |
| JPH1038969A (ja) | 導電シートを用いる電子回路素子検査装置 | |
| JPS6338103B2 (ja) | ||
| JPH08242052A (ja) | プリント配線板 | |
| JPH1065301A (ja) | チェック用配線パターン付きプリント基板 | |
| JPS5834375A (ja) | 集積回路デバイスのバ−ン・イン試験方法および装置 | |
| JPH04289466A (ja) | 半導体素子用バーンイン基板 |