JPH01309496A - Control unit selecting circuit - Google Patents
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- Controls And Circuits For Display Device (AREA)
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は複数の制御ユニットのうちの1つを選択して
操作表示器に接続する制御ユニット選択回路、特にデジ
タル信号及びアナログ信号の2種類の信号路の選択開閉
を行う制御ユニット選択回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to a control unit selection circuit that selects one of a plurality of control units and connects it to an operation display, and in particular, a control unit selection circuit that selects one of a plurality of control units and connects it to an operation display. This invention relates to a control unit selection circuit that selectively opens and closes signal paths.
[従来の技術]
第5図は従来の制御ユニット選択回路のブロック図であ
り、図において(1)は選択スイッチ、(2−1,)
、(2−2)はチャタリング除去回路、(20−])、
(20−2)はゲート回路、(50)は#1制御ユニッ
ト、(60)は#2制御ユニット、(1,00)は操作
表示器である。[Prior Art] FIG. 5 is a block diagram of a conventional control unit selection circuit, in which (1) is a selection switch, (2-1,)
, (2-2) is a chattering removal circuit, (20-]),
(20-2) is a gate circuit, (50) is a #1 control unit, (60) is a #2 control unit, and (1,00) is an operation display.
第5図の動作を説明する。選択スイッチ(1)は#1制
御ユニット(50)又は#2制御ユニット(60)のい
ずれかを選択して操作表示器(100)とデジタル信号
の伝達を行わせるための選択スイッチである。いま同図
においては選択スイッチ(1)から接地信号である選択
制御信号かチャタリング除去回路(2−])を介してゲ
ート回路(20−1)に供給されている状態を示してい
る。ゲート回路(20−1)は駆動されると#1制御ユ
ニット(50)と操作表示器(100)の間のデジタル
信号路を接続し、デンタル信号の双方向伝送を可能とす
る。The operation shown in FIG. 5 will be explained. The selection switch (1) is a selection switch for selecting either the #1 control unit (50) or the #2 control unit (60) to transmit a digital signal to the operation display (100). The figure shows a state in which a selection control signal, which is a ground signal, is supplied from the selection switch (1) to the gate circuit (20-1) via the chattering removal circuit (2-). When the gate circuit (20-1) is driven, it connects the digital signal path between the #1 control unit (50) and the operation display (100), allowing bidirectional transmission of dental signals.
第6図は数値制御装置における構成例を示す図であり、
図において、(50)は#1制御ユニット、(70)は
サーボアンプ、(80)はサーホモータ、(90−1)
〜(90−3)はユニット間ケーブル、(1,00)は
操作表示器である。#1制御ユニット(50)はユニッ
ト間ケーブル(90−1,、)、(90−2)により操
作表示器(100)とサーボアンプ(70)に接続され
、サーボアンプ(70)はさらにユニット間ケーブル(
90−3)によりサーボモータ(80)と接続されてい
る。また#1制御ユニット(50)には、マイクロプロ
セッサ(以下CPUという)カート(51)、メモリカ
ード(52)、マシンコントロールカード(53)、ボ
ードコントロールカーF(54)等のカートか内蔵され
ている。#2制御ユニット(60)も同様のカードによ
り構成されている。FIG. 6 is a diagram showing a configuration example of a numerical control device,
In the figure, (50) is #1 control unit, (70) is servo amplifier, (80) is servo motor, (90-1)
-(90-3) are inter-unit cables, and (1,00) are operation indicators. The #1 control unit (50) is connected to the operation display (100) and the servo amplifier (70) by inter-unit cables (90-1, ) and (90-2), and the servo amplifier (70) is further connected to the cable(
90-3) is connected to the servo motor (80). Additionally, the #1 control unit (50) has built-in carts such as a microprocessor (hereinafter referred to as CPU) cart (51), a memory card (52), a machine control card (53), and a board control car F (54). There is. #2 control unit (60) is also constituted by a similar card.
[発明か解決しようとする課題]
上記のような従来の制御ユニット選択回路では、デジタ
ル信号(一般にはOV又は+5VのTTLレベルのデン
タル信号か多い)のみを取扱い、回路開閉素子として半
導体ケ−1・素子を使用していた。従って複数の制御ユ
ニットのうちの1つを選択して操作表示器との間てデン
タル信号の伝送を行う場合は問題はないか、ビデオ信号
等のアナログ信号の選択切換えかできないという問題点
かあった。例えば操作表示器にはCRT等の画像表示器
か内蔵される場合か多く、複数の制御ユニットのうちの
1つを選択し、該選択された制御ユニットから伝送され
る画像情報を美しく切換えたい場合に、同期信号とビデ
オ信号との切換タイミングが適切でなく、満足できない
という問題かあった。[Problem to be solved by the invention] The conventional control unit selection circuit as described above handles only digital signals (usually OV or +5V TTL level dental signals) and uses a semiconductor case as a circuit switching element.・Elements were used. Therefore, is there any problem when selecting one of the multiple control units and transmitting the dental signal between it and the operation display, or is there a problem that only analog signals such as video signals can be selected? Ta. For example, the operation display often has a built-in image display such as a CRT, and if you want to select one of multiple control units and beautifully switch the image information transmitted from the selected control unit. Another problem was that the switching timing between the synchronization signal and the video signal was inappropriate and unsatisfactory.
この発明はかかる問題点を解決するためになされたもの
で、デジタル信号とアナログ信号の両方の信号の選択切
換を可能とし、さらに両方の信号の切換タイミングを改
善して、ビデオ信号の選択切換時にはCRTに表示され
る画像を美しく切換えることか可能な制御ユニット選択
回路を得ることを目的とする。This invention has been made to solve such problems, and it enables the selection and switching of both digital signals and analog signals, and also improves the switching timing of both signals, so that when switching the selection of the video signal, An object of the present invention is to obtain a control unit selection circuit capable of beautifully switching images displayed on a CRT.
[課題を解決するための手段]
この発明に係る制御ユニット選択回路は、複数の制御ユ
ニットのうぢの1つを選択して共通の操作表示器に接続
する制御ユニット選択回路において、前記複数の制御ユ
ニットのうちの1つを選択する選択信号を発生する選択
器と、前記選択器から出力される選択信号を一定時間遅
延させて第1の選択制御信号として出力する第1の遅延
回路と、前記第1の遅延回路から出力される第1の選択
制御信号をさらに一定時間遅延させてその遅延信号を出
力する第2の遅延回路と、前記選択器から出力される選
択信号と前記第2の遅延回路から出力される遅延信号と
の論理積を演算し、その演算結果を第2の選択制御信号
として出力する論理積回路と、前記複数の制御ユニット
毎に該制御ユニットと前記共通の操作表示器間のデジタ
ル信号路に設けられ、前記第1の遅延回路から出力され
る第1の選択制御信号により選択駆動され、前記デジタ
ル信号路の開閉を行うデジタル信号開閉器と、前記複数
の制御ユニット毎に該制御ユニットと前記共通の操作表
示器間のアナログ信号路に設けられ、前記論理積回路か
ら出力される第2の選択制御信号により選択駆動され、
前記アナログ信号路の開閉を行うアナログ信号開閉器と
を備えたものである。[Means for Solving the Problems] A control unit selection circuit according to the present invention is a control unit selection circuit that selects one of a plurality of control units and connects it to a common operation display. a selector that generates a selection signal for selecting one of the control units; a first delay circuit that delays the selection signal output from the selector for a certain period of time and outputs the delayed selection signal as a first selection control signal; a second delay circuit that further delays the first selection control signal output from the first delay circuit for a certain period of time and outputs the delayed signal; and a selection signal output from the selector and the second selection control signal. an AND circuit that calculates an AND with a delay signal output from the delay circuit and outputs the result of the operation as a second selection control signal; and an operation display common to the control unit and the operation display for each of the plurality of control units. a digital signal switch that is provided in a digital signal path between the devices, is selectively driven by a first selection control signal output from the first delay circuit, and opens and closes the digital signal path; and the plurality of control units. provided in the analog signal path between the control unit and the common operation display for each time, and selectively driven by a second selection control signal output from the AND circuit,
and an analog signal switch that opens and closes the analog signal path.
[作用]
この発明においては、選択器から出力される選択信号を
第1の遅延回路を介して出力する第1の選択制御信号に
より、選択された制御ユニットと共通の操作表示器間の
デジタル信号路の接続を行う。また第1の選択制御信号
を第2の遅延回路を介して出力するさらに遅延した信号
と前記選択器から出力される選択信号との論理積信号を
第2の選択制御信号として、選択された制御ユニットと
共通の操作表示器間のアナログ信号路の接続を行う。[Operation] In the present invention, the first selection control signal outputs the selection signal output from the selector via the first delay circuit, thereby reducing the digital signal between the selected control unit and the common operation display. connection. In addition, a logical product signal of a further delayed signal outputting the first selection control signal via a second delay circuit and the selection signal output from the selector is used as a second selection control signal to control the selected control signal. Connect the analog signal path between the unit and the common operation display.
次に接続回路の切離しを行う場合は、選択器から出力さ
れる非選択信号によってそれまで選択されていた制御ユ
ニットからのアナログ信号路を直ちに切離し、また非選
択信号を第1の遅延回路を介して遅延した非選択信号に
よってそれまで選択されていた制御ユニットからのデジ
タル信号路を切離すように作用する。Next, when disconnecting the connected circuit, immediately disconnect the analog signal path from the control unit that has been selected by the non-selection signal output from the selector, and also send the non-selection signal through the first delay circuit. The delayed non-selection signal acts to disconnect the digital signal path from the previously selected control unit.
[実施例]
第1図はこの発明の選択制御信号発生回路の一実施例を
示すブロック図であり(1−1)は選択スイッチ、(2
−1) 、(2−2) −(2−n)はチャタリング除
去回路、(3−1) 、(3−2) −(3−n)は第
1の遅延回路、(4−1) 、(4−2)・・(4−n
)は第2の遅延回路、(5−1) 、(5−2)−(5
−n)はAND回路、(11,−1)、(II−2)、
(+2−])、(12−2)−(In−1)、(1,n
−2)は端子である。[Embodiment] FIG. 1 is a block diagram showing an embodiment of the selection control signal generation circuit of the present invention, in which (1-1) is a selection switch, (2)
-1), (2-2) -(2-n) are chattering removal circuits, (3-1), (3-2) -(3-n) are first delay circuits, (4-1), (4-2)...(4-n
) is the second delay circuit, (5-1), (5-2)-(5
-n) is an AND circuit, (11, -1), (II-2),
(+2-]), (12-2)-(In-1), (1,n
-2) is a terminal.
第1図の動作を説明する。いま選択スイッチ(1−1,
)か#1制御ユニットを選択する位置に設定されたとす
る。選択スイッチ(1−])から接地信号(OV)かチ
ャタリング除去回路(2−1,)に入力し、該回路(2
−1)でチャタリンクか除去され、その出力信号は第1
の遅延回路(3−1)と論理積回路(5−1)に供給さ
れる。第1の遅延回路(3−1)は入力信号を時間tま
たけ遅延させた信号を出力し、端子(+1−1.)より
第1制御ユニツト用の第1選択制御信号として外部に供
給すると同時に、第2の遅延回路(4−1)に供給する
。第2の遅延回路(4−1)は入力信号を時間tまたけ
遅延させた信号を出力し、論理積回路(5−1,)に供
給する。論理積回路(5−1)はチャタリング除去回路
(2−1)と第2の遅延回路(41)とから入力される
2信号の論理積演算を行い、その演算結果を端子(If
−2)より第1制御ユニット用の第2選択制御信号とし
て外部に供給する。The operation shown in FIG. 1 will be explained. Now select switch (1-1,
) or #1 control unit is selected. Input the ground signal (OV) from the selection switch (1-]) to the chattering removal circuit (2-1,), and
-1), the chatter link is removed and the output signal is the first
The signal is supplied to the delay circuit (3-1) and the AND circuit (5-1). The first delay circuit (3-1) outputs a signal obtained by delaying the input signal by a time t, and supplies it to the outside as a first selection control signal for the first control unit from a terminal (+1-1.). At the same time, it is supplied to the second delay circuit (4-1). The second delay circuit (4-1) outputs a signal obtained by delaying the input signal by a time t, and supplies the signal to the AND circuit (5-1,). The AND circuit (5-1) performs an AND operation on two signals input from the chattering removal circuit (2-1) and the second delay circuit (41), and sends the result of the operation to the terminal (If
-2) is supplied to the outside as a second selection control signal for the first control unit.
具体的な適用例としては、例えば第1の制御ユニットか
らCRT付き操作表示器にCRT関連信号を選択接続す
る場合に、最初節1の選択制御信号によりCRTの垂直
同期信号と水平同期信号を選択接続し、次に一定時間遅
延した第2の選択制御信号によりビデオ信号を選択接続
するようにする。As a specific example of application, for example, when selectively connecting CRT-related signals from the first control unit to an operation display unit with a CRT, the vertical synchronization signal and horizontal synchronization signal of the CRT may be selected using the selection control signal in the first clause 1. Then, the video signal is selectively connected by a second selection control signal delayed for a certain period of time.
このようにデジタル信号である同期信号とアナログ信号
であるビデオ信号に時間差をもたせて選択接続すること
によりCRTの画面を美しく切換えることができる。In this way, by selectively connecting the synchronization signal, which is a digital signal, and the video signal, which is an analog signal, with a time difference, it is possible to change the CRT screen beautifully.
第2図は第1図の選択制御信号発生回路の一系統の詳細
な回路図であり、(1)は選択スイッチ、(2)はチャ
タリング除去回路、(3)は第1の遅延回路、(4)は
第2の遅延回路、(5)は論理積回路、(6−1)〜(
6−6)はインバータ、(7)はANDゲート、(8−
1)〜(8−4)は抵抗器、(9−]、)〜(9−3)
はコンデンサ、(10−1)、(10−2)は端子であ
る。FIG. 2 is a detailed circuit diagram of one system of the selection control signal generation circuit of FIG. 1, in which (1) is a selection switch, (2) is a chattering removal circuit, (3) is a first delay circuit, 4) is the second delay circuit, (5) is the AND circuit, (6-1) to (
6-6) is an inverter, (7) is an AND gate, (8-
1) ~ (8-4) are resistors, (9-], ) ~ (9-3)
is a capacitor, and (10-1) and (10-2) are terminals.
第3図は第2図の動作を説明するための波形図である。FIG. 3 is a waveform diagram for explaining the operation of FIG. 2.
第3図を参照し第2図の動作を説明する。選択スイッチ
(1)は選択されていないとき回路は開、選択されたと
き回路は閉となる。いま選択スイッチ(1)か選択され
たとすると、接地信号がチャタリング除去回路(2)に
入力される。チャタリング除去回路(2)は、インバー
タ([1−1) 、抵抗器(81) 、(8−2) 、
コンデンサ(9−1)より構成され、積分回路となって
いる。従って第3図(ア)に示される選択スイッチ(1
)の出力信号からチャタリングが除去され、時間が多少
遅延した信号とし同図(イ)に示されるチャタリング除
去回路(2)の出力信号か得られる。チャタリング除去
回路(2)の出力信号は第1の遅延回路(3)と論理積
回路(5)に供給される。第1の遅延回路(3)は抵抗
器(8−3)とコンデンサ(9−2)とよりなる積分回
路とインバータ(6−2)より構成され、信号の入出力
間に遅延時間11の発生とインバータ(6−2)による
信号反転か行われる。第3図(つ)に前記積分回路の出
力であるインバータ(B−2)の入力信号と、同図(1
)に第1の遅延回路(3)から端子(10−1)に出力
されるLow Active信号である第1選択制御信
号か示されている。第1の遅延回路(3)の出力信号は
端子(1O−1)に出力されるほか、インバータ([1
−3)を介して第2の遅延回路(4)に供給される。第
2の遅延回路(4)は第1の遅延回路(3)同一構成で
あり、同様に信号の入出力間には遅延時間t2の発生と
信号反転が行われる。第3図(力)にこの第2の遅延回
路(4)の出力信号か示されている。第2の遅延回路(
4)の出力信号はインバータ(6−5)を介して論理積
回路(5)か内蔵するANDケート<7)の一方の入力
端子に人力される。ANDケート(7)の他方の入力端
には既にチャタリング除去回路(2)の出力信号か入力
されているので、ANDゲート(“7)により両信号の
論理積か演算され、この演算結果をLow Activ
e信号とするためインバータ(6−6)を介して端子(
10−2)より第2選択制御信号として出力される。こ
の第2;j1択制御信号が第3図(キ)に示されている
。The operation of FIG. 2 will be explained with reference to FIG. When the selection switch (1) is not selected, the circuit is open, and when it is selected, the circuit is closed. If the selection switch (1) is now selected, the ground signal is input to the chattering removal circuit (2). The chattering removal circuit (2) includes an inverter ([1-1), a resistor (81), (8-2),
It is composed of a capacitor (9-1) and serves as an integrating circuit. Therefore, the selection switch (1) shown in FIG.
The chattering is removed from the output signal of ), and the output signal of the chattering removal circuit (2) shown in FIG. The output signal of the chattering removal circuit (2) is supplied to a first delay circuit (3) and an AND circuit (5). The first delay circuit (3) is composed of an integrator circuit consisting of a resistor (8-3) and a capacitor (9-2), and an inverter (6-2), and a delay time 11 occurs between signal input and output. Then, the signal is inverted by the inverter (6-2). Figure 3 (1) shows the input signal of the inverter (B-2) which is the output of the integrating circuit, and the input signal of the inverter (B-2) which is the output of the integrating circuit.
) shows the first selection control signal, which is a Low Active signal output from the first delay circuit (3) to the terminal (10-1). The output signal of the first delay circuit (3) is output to the terminal (1O-1) and is also output to the inverter ([1
-3) to the second delay circuit (4). The second delay circuit (4) has the same configuration as the first delay circuit (3), and similarly generates a delay time t2 and inverts the signal between the input and output of the signal. The output signal of this second delay circuit (4) is shown in FIG. The second delay circuit (
The output signal of 4) is input via an inverter (6-5) to one input terminal of an AND circuit (5) or a built-in AND gate <7). Since the output signal of the chattering removal circuit (2) has already been input to the other input terminal of the AND gate (7), the AND gate (7) calculates the logical product of both signals, and the result of this operation is set to Low. Active
In order to make the e signal, the terminal (
10-2) is output as the second selection control signal. This second;j1 selection control signal is shown in FIG. 3(g).
次に選択スイッチ(1)の回路か開となり選択されなく
なったとすると、チャタリング除去回路(2)、第1の
遅延回路(3)、第2の遅延回路(4)のそれぞれの回
路に内蔵された積分回路のコンデンサ(9−1) 、(
9−2) 、(9−3)に蓄積された電荷か放電され、
積分回路の出力電圧か次段に接続されるインバータのス
レッンユホールトレベル以下となってから信号の反転か
発生する。従って選択スイッチ(1)の回路か開となっ
てからそれぞれの信号か反転するまで一定の遅延時間を
生しる。いま第1の遅延回路(3)では時間t 1第2
の遅延口路(4)では時間t4の遅延時間か発生したと
する。Next, if the circuit of the selection switch (1) is opened and it is no longer selected, the chattering removal circuit (2), the first delay circuit (3), and the second delay circuit (4) each have built-in circuits. Integrating circuit capacitor (9-1), (
9-2), the charge accumulated in (9-3) is discharged,
The signal is inverted after the output voltage of the integrating circuit becomes below the threshold level of the inverter connected to the next stage. Therefore, a certain delay time occurs after the selection switch (1) circuit is opened until each signal is inverted. Now, in the first delay circuit (3), the time t 1 second
It is assumed that a delay time of time t4 occurs in the delay route (4).
この状態か第3図(ア)〜(キ)に示されている。This state is shown in FIGS. 3(A) to 3(G).
さていま第3図(イ)に示されるチャタリング除去回路
(2)の出力信号を時間的な基準信号と考えると、端子
(10−1)より出力される第1選択制御信号は基準信
号より時間t1遅れて有効となり、基準信号より時間t
3遅れて無効となる。一般に両者の時間関係はt >
t 3となるように設定されす
る。これは選択切換の過度期に前回選択されていた制御
ユニットからの信号路を先に開として、次に今回新規に
選択された制御ユニットからの信号路を閉とするためで
ある。また端子(10−2)より出力される第2選択制
御信号は基準信号より時間t +t2遅れて有効となり
、基準信号と同時に時間遅れなく無効となる。従って第
2の選択制御信号の有効時間は必ず第1の選択制御信号
の有効時間内に存在することになる。Now, if we consider the output signal of the chattering removal circuit (2) shown in FIG. 3 (a) as a temporal reference signal, the first selection control signal output from the terminal (10-1) It becomes valid after a delay of t1, and the time t is greater than the reference signal.
It becomes invalid after 3 delays. Generally, the time relationship between the two is t >
t 3. This is to first open the signal path from the previously selected control unit during the transient period of selection switching, and then close the signal path from the newly selected control unit. Further, the second selection control signal outputted from the terminal (10-2) becomes valid after a time delay of t+t2 from the reference signal, and becomes invalid at the same time as the reference signal without any time delay. Therefore, the valid time of the second selection control signal always exists within the valid time of the first selection control signal.
第4図はこの発明の制御ユニット選択回路の一実施例を
示すブロック図であり、(1)は選択スイッチ、(2−
1) 、(2−2)はチャタリング除去回路、(3−1
) 、(3−2)は第1の遅延回路、(4−1) 、(
4−2)は第2の遅延回路、(5−1)、(5−2)は
論理積回路、(201)、(20−2)はケート回路、
(21−1)、(21−2)はリレー、(22−1)、
(22−2)、(22−3)はデータバッファ回路、(
23−1)、(23−2)、(23−3)はケーブル接
続用のコネクタ、(30)は選択制御信号発生回路であ
る。FIG. 4 is a block diagram showing an embodiment of the control unit selection circuit of the present invention, in which (1) is a selection switch, (2-
1), (2-2) are chattering removal circuits, (3-1
), (3-2) is the first delay circuit, (4-1), (
4-2) is a second delay circuit, (5-1) and (5-2) are AND circuits, (201) and (20-2) are gate circuits,
(21-1), (21-2) are relays, (22-1),
(22-2) and (22-3) are data buffer circuits, (
23-1), (23-2), and (23-3) are connectors for connecting cables, and (30) is a selection control signal generation circuit.
第4図の動作を説明する。同図において選択制御信号発
生回路(30)は既に第1図及び第2図で説明した回路
と同一のものである。いま選択スイッチ(1)が#1制
御ユニットを選択するように設定されたとすると、第1
の遅延回路(3−1)からは#]制御ユニット用第1選
択制御信号か出力され、ケート回路(20−1,)を駆
動する。ケート回路(20−1)か駆動されると、#1
制御ユニット用コネクタ(23−])からデータバッフ
ァ回路(22−1,)、ゲート回路(20−1,)、デ
ータバッファ回路(22−3)を介して操作表示器コネ
クタ(23−3)に至る双方向のデジタル信号路は接続
され、両装置間のデジタル信号(例えばTTLレベルの
OVまたは+5■のデジタル信号)の送受か可能となる
。その後一定時間経過して論理積回路(5−1)から#
1制御ユニット用第2選択制御信号か出力され、リレー
(21−1)を駆動する。リレー(21−1)か駆動さ
れると、#1制御ユニット用コネクタ(23−1)から
操作表示器用コネクタ(23−3>にアナログ信号路か
接続され、アナログ信号の伝送か可能となる。次に選択
スイッチ(1)が#2制御ユニットを選択するように切
換えられたとすると、#1制御ユニット用第2選択制御
信号は直ちに無効となり、リレー(21−1)の駆動を
中止し、その後一定時間経過して#1制御ユニット用第
1選択制御信号か無効となりケ−1・回路(20−1)
の駆動を中止する。また同様に#2制御ユニット用第1
選択制御信号は、選択スイッチ(1)か#2制御ユニッ
ト側に切換えられてから一定時間経過後で旧つ#1制御
ユニット用第1選択制御信号か無効となった後に、第2
の遅延回路(3−2)から有効信号か出力されゲート回
路(20−2)を駆動する。The operation shown in FIG. 4 will be explained. In the figure, the selection control signal generating circuit (30) is the same as the circuit already explained in FIGS. 1 and 2. Assuming that the selection switch (1) is now set to select the #1 control unit, the first
The delay circuit (3-1) outputs the #] first selection control signal for the control unit to drive the gate circuit (20-1,). When the gate circuit (20-1) is driven, #1
From the control unit connector (23-]) to the operation display connector (23-3) via the data buffer circuit (22-1,), gate circuit (20-1,), and data buffer circuit (22-3). The bidirectional digital signal paths leading to the two devices are connected, and it is possible to send and receive digital signals (for example, TTL level OV or +5■ digital signals) between the two devices. After that, after a certain period of time has passed, # is output from the AND circuit (5-1).
The second selection control signal for the first control unit is output and drives the relay (21-1). When the relay (21-1) is driven, an analog signal path is connected from the #1 control unit connector (23-1) to the operation display connector (23-3>), making it possible to transmit analog signals. Next, if the selection switch (1) is switched to select the #2 control unit, the second selection control signal for the #1 control unit will immediately become invalid, stop driving the relay (21-1), and then After a certain period of time has elapsed, the first selection control signal for #1 control unit becomes invalid, and Case 1/Circuit (20-1)
Stops driving. Similarly, the first
The selection control signal is switched to the selection switch (1) or the #2 control unit side, and after a certain period of time has passed and the old first selection control signal for the #1 control unit becomes invalid, the second selection control signal is switched to the #2 control unit side.
A valid signal is output from the delay circuit (3-2) to drive the gate circuit (20-2).
その後一定時間経過して論理積回路(5−2)から#2
制御ユニット用第2選択信号が出力されリレー(21−
2)を駆動する。その結果#2制御ユニットと操作表示
器間でデジタルデータ及びアナログ信号の伝送か可能と
なる。しかも第1制御ユニツトと第2制御ユニットとの
信号の切換選択がスムースに行われ、操作表示器間CR
Tを内蔵する場合にも表示器画像の切換を美しく行うこ
とができる。After that, after a certain period of time has passed, #2 is output from the AND circuit (5-2).
The second selection signal for the control unit is output and the relay (21-
2) Drive. As a result, digital data and analog signals can be transmitted between the #2 control unit and the operation display. Moreover, the switching selection of the signals between the first control unit and the second control unit is performed smoothly, and the CR between the operation displays is
Even when a T is built in, display images can be switched beautifully.
また制御ユニットは2個以上任意の複数個あっても第1
図の選択スイッチ(1−1)を用いる方法又は切換スイ
ッチをトリー状に組合せる方法等により同様にそのうち
の1個を選択することかできる。Also, even if there are two or more control units, the first
One of them can be similarly selected by using the selection switch (1-1) shown in the figure or by combining changeover switches in a tree shape.
また本実施例においてはチャタリング除去回路と第1の
遅延回路を別個の回路として説明したが遅延回路か内蔵
する積分回路はチャタリング除去機能を有するので、回
路の簡素化のため、チャタリング除去回路を省略した選
択回路としてもよい。In addition, in this embodiment, the chattering removal circuit and the first delay circuit were described as separate circuits, but since the delay circuit or the built-in integrating circuit has a chattering removal function, the chattering removal circuit is omitted to simplify the circuit. A selection circuit may also be used.
従ってチャタリンク゛除去回路は本発明の必要条件とは
ならない。Therefore, a chatter elimination circuit is not a necessary condition of the present invention.
また、本実施例においてはゲート回路に入出力するデジ
タル信号は総てデータバッファ回路を介して信号か接続
されるように説明したが、これは制御ユニットと操作表
示器間の接続ケーブルが比較的長い場合で且つ信号伝送
方式がTTLレベルの信号を直接伝送するときに、動作
の安定化のためデータバッファ回路が一般に使用される
ためである。もし制御ユニットと操作表示器が近距離で
接続ケーブルか短い場合や、信号伝送方式か異なる場合
はデータバッファ回路は使用されないこともある。例え
ば信号伝送方式として差動伝送方式やオプトファイバ伝
送方式の場合はデータバッファ回路は不要となる。従っ
てデータバッファ回路も本発明の必要条件ではない。In addition, in this embodiment, all digital signals input and output to the gate circuit are connected via the data buffer circuit, but this means that the connection cable between the control unit and the operation display is relatively small. This is because a data buffer circuit is generally used to stabilize operation when the signal transmission method is long and the signal transmission method directly transmits TTL level signals. If the control unit and operation display are close together and the connection cable is short, or if the signal transmission methods are different, the data buffer circuit may not be used. For example, if the signal transmission method is a differential transmission method or an optical fiber transmission method, a data buffer circuit is not required. Therefore, a data buffer circuit is also not a requirement of the present invention.
また本実施例においてはアナログ信号の回路開閉素子と
してリレーを使用した例を説明したか、回路開閉素子と
してはリレーに限定されるものではなく半導体のアナロ
グスイッチ回路を使用してもよい。Further, in this embodiment, an example has been described in which a relay is used as a circuit opening/closing element for an analog signal, but the circuit opening/closing element is not limited to a relay, and a semiconductor analog switch circuit may be used.
さらに本実施例においては、第1の遅延回路(2−1)
、(2−2)及び第2の遅延回路(3−1) 、(3
−2)をそれぞれ制御ユニットに対応した数たけ設ける
ように説明したか、これらタイミング制御回路は共通に
1組だけ設けて、この共通の回路から出力されるタイミ
ング制御信号と各制御ユニット毎の選択信号との論理積
演算を行って実際の選択制御信号を発生させるようにし
てもよい。この場合はタイミング制御回路か簡略化され
全体として経済的な回路となる。Furthermore, in this embodiment, the first delay circuit (2-1)
, (2-2) and the second delay circuit (3-1), (3
-2) have been explained so that the number of timing control circuits corresponding to each control unit is provided, or only one set of these timing control circuits is provided in common, and the timing control signal output from this common circuit and the selection for each control unit are provided. The actual selection control signal may be generated by performing an AND operation with the signal. In this case, the timing control circuit is simplified, resulting in an economical circuit as a whole.
[発明の効果]
以上のようにこの発明によれば、複数の制御ユニットか
らのデジタル信号路及びアナログ信号路を時間差をもた
せて選択開閉して共通の操作表示器に接続することがで
きるように構成したので、例えば生産ラインにおいて数
値制御装置を2台又はそれ以上設置した場合でも、共通
の1台の操作表示器により操作制御や各制御ユニットの
状態確認か可能となり、装置全体か安価となる経済的な
効果を有する。[Effects of the Invention] As described above, according to the present invention, digital signal paths and analog signal paths from a plurality of control units can be selectively opened and closed with time differences and connected to a common operation display. Because of this structure, for example, even if two or more numerical control devices are installed on a production line, it is possible to control operations and check the status of each control unit using one common operation display, making the entire device cheaper. It has an economic effect.
また操作表示器に画像情報を切換えて表示する場合にも
、CRTに表示される画像を美しく切換えることが可能
となり、操作表示器の画像切換時における画質向上の効
果かある。Also, when image information is switched and displayed on the operation display, the images displayed on the CRT can be switched beautifully, which has the effect of improving the image quality when switching images on the operation display.
また選択可能な制御ユニットの数を、信号路切換回路の
並列接続又は縦続接続によって任意に増加させることが
できるのでシステムの拡張が容易であるという効果をも
有する。Furthermore, since the number of selectable control units can be increased arbitrarily by connecting signal path switching circuits in parallel or cascade, the system can be easily expanded.
第1図はこの発明の選択制御信号発生回路の一実施例を
示すブロック図、第2図は第1図の選択制御信号発生回
路の一系統の詳細な回路図、第3図は第2図の動作を説
明するための波形図、第4図はこの発明の制御ユニット
選択回路の一実施例を示すブロック図、第5図は従来の
制御ユニット選択回路のブロック図、第6図は数値制御
装置における構成例を示す図である。
図において、(1) 、(1−1)は選択スイッチ、(
2) 、(2−1)〜(2−n)はチャタリング除去回
路、(3) 、(3−1)〜(3−n)は第1の遅延回
路、(4)、(4−1)〜(4−n)は第2の遅延回路
、(5) 、(5−1,)−(5−n)は論理積回路、
(B−1−)−(B−6)はインバータ、(7)はAN
Dゲート、(8−1)〜(8−4)は抵抗器、(9−1
)〜(9−3)はコンデンサ、(10−1)、(to−
2)、(11−1)−(in−2)は端子、(20−1
)、(20−2)はゲート回路、(2+、−1)、(2
1−2)はリレー、(22−1)〜(22−3)はデー
タバッファ回路、(23−1)〜(23−3)はコネク
タ、(30)は選択制御信号発生口、(5o)は#1制
御ユニット、(60)は#2制御ユニット、(70)は
サーボアンプ、(80)はサーボモータ、(90−1,
)〜(90−3)はユニット間ケーブル、(100)は
操作表示器である。
なお、図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram showing an embodiment of the selection control signal generation circuit of the present invention, FIG. 2 is a detailed circuit diagram of one system of the selection control signal generation circuit of FIG. 1, and FIG. 4 is a block diagram showing an embodiment of the control unit selection circuit of the present invention, FIG. 5 is a block diagram of a conventional control unit selection circuit, and FIG. 6 is a numerical control It is a figure showing an example of composition in an apparatus. In the figure, (1) and (1-1) are selection switches, (
2) , (2-1) to (2-n) are chattering removal circuits, (3) , (3-1) to (3-n) are first delay circuits, (4), (4-1) ~(4-n) is a second delay circuit, (5), (5-1,)-(5-n) is an AND circuit,
(B-1-)-(B-6) are inverters, (7) are AN
D gate, (8-1) to (8-4) are resistors, (9-1
) to (9-3) are capacitors, (10-1), (to-
2), (11-1)-(in-2) is a terminal, (20-1
), (20-2) are gate circuits, (2+, -1), (2
1-2) is a relay, (22-1) to (22-3) are data buffer circuits, (23-1) to (23-3) are connectors, (30) is a selection control signal generation port, (5o) is #1 control unit, (60) is #2 control unit, (70) is servo amplifier, (80) is servo motor, (90-1,
) to (90-3) are inter-unit cables, and (100) is an operation display. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
表示器に接続する制御ユニット選択回路において、 前記複数の制御ユニットのうちの1つを選択する選択信
号を発生する選択器と、 前記選択器から出力される選択信号を一定時間遅延させ
て、第1の選択制御信号として出力する第1の遅延回路
と、 前記第1の遅延回路から出力される第1の選択制御信号
をさらに一定時間遅延させてその遅延信号を出力する第
2の遅延回路と、 前記選択器から出力される選択信号と前記第2の遅延回
路から出力される遅延信号との論理積を演算し、その演
算結果を第2の選択制御信号として出力する論理積回路
と、 前記複数の制御ユニット毎に該制御ユニットと前記共通
の操作表示器間のデジタル信号路に設けられ、前記第1
の遅延回路から出力される第1の選択制御信号により選
択駆動され、前記デジタル信号路の開閉を行うデジタル
信号開閉器と、前記複数の制御ユニット毎に該制御ユニ
ットと前記共通の操作表示器間のアナログ信号路に設け
られ、前記論理積回路から出力される第2の選択制御信
号により選択駆動され、前記アナログ信号路の開閉を行
うアナログ信号開閉器とを備えたことを特徴とする制御
ユニット選択回路。[Scope of Claims] A control unit selection circuit that selects one of a plurality of control units and connects it to a common operation display, generating a selection signal that selects one of the plurality of control units. a first delay circuit that delays a selection signal output from the selector for a certain period of time and outputs it as a first selection control signal; a second delay circuit that further delays the selection control signal for a certain period of time and outputs the delayed signal; and a logical product of the selection signal output from the selector and the delay signal output from the second delay circuit. an AND circuit that performs a calculation and outputs the calculation result as a second selection control signal;
a digital signal switch that is selectively driven by a first selection control signal output from a delay circuit and opens and closes the digital signal path; and a digital signal switch for each of the plurality of control units between the control unit and the common operation display. and an analog signal switch which is provided in the analog signal path of the circuit, is selectively driven by a second selection control signal output from the AND circuit, and opens and closes the analog signal path. selection circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63138561A JPH0744736B2 (en) | 1988-06-07 | 1988-06-07 | Numerical control device selection device |
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JPH01309496A true JPH01309496A (en) | 1989-12-13 |
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS63221773A (en) * | 1987-03-11 | 1988-09-14 | Nippon Hoso Kyokai <Nhk> | Still picture broadcast program transmission equipment |
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1988
- 1988-06-07 JP JP63138561A patent/JPH0744736B2/en not_active Expired - Fee Related
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JPS63221773A (en) * | 1987-03-11 | 1988-09-14 | Nippon Hoso Kyokai <Nhk> | Still picture broadcast program transmission equipment |
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