JPH01308080A - Semiconductor nonvolatile memory - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000006378 damage Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract 2
- 238000005530 etching Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 38
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 101100030361 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) pph-3 gene Proteins 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＩＣカードなどの記（１川デバイスとして
用いられている半導体不揮発性メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor nonvolatile memory used as a device such as an IC card.
この発明は、電気的消去可能な浮遊ゲート型半導体不渾
発性メモリにおいて、！・ンネル絶縁膜を酸化チッ化膜
を用いることにより、書換え回数の向上をはかったもの
である。The present invention provides an electrically erasable floating gate semiconductor non-volatile memory. - By using a nitride oxide film as the channel insulating film, the number of rewrites can be increased.
従来、第２図に示すように、基板１の表面のプログラム
端子を韮ねているドレイン領域３の上に約１００ 人の
シリコン熱酸化膜から成るトンネル酸化膜１５を設けた
電気的書換え可能な浮遊ゲート型半導体不揮発性メモリ
が知られていた０例えば、Ｈ，Ｓ、 Ｊｏｈｎｓｏｎ
ｅｔ ａｌ ” １６に［ｉ［Ｉ’ＲＯＭ ｒｅ
ｌｉｅｓ ｏｎｔｕｎｎｅｌｉｎｇ’ｆｏｒ ｂｙｔ
ｅ−ｅｒａｓａｂｌｅ ｐｒｏｇ’ｒａｍ ｓＬｏ
ｒａｇａ”ＥｌａｃＬｒｏｎｉｃｓ、 Ｆｅｂｒｕｅｒ
ｙ ２Ｂ、 １９８０ ｐｐＨ３゜に開示されている
。Conventionally, as shown in FIG. 2, a tunnel oxide film 15 made of about 100 silicon thermal oxide films is provided on a drain region 3 which serves as a program terminal on the surface of a substrate 1. Floating gate type semiconductor non-volatile memories were known, e.g. H.S. Johnson
et al” 16 [i[I'ROM re
lies ontunneling'for byt
e-erasable prog'ram sLo
raga” ElacLronics, Februer
y 2B, 1980 ppH3°.
しかし、従来の半導体不揮発性メモリは、トンネル絶縁
膜として約１００ 形成度の熱酸化膜が用いられている
ために、ドレイン領域３と浮遊ゲートｆｆｌ極７との間
で、電荷のやりとり＜ Ｉ！ｌｌら、プログラム動作）
をすると、トンネル酸化ＩＫ！＋５が強電界ストレスに
より偶発的に破壊しやすいという欠点を有していた。However, in conventional semiconductor non-volatile memories, since a thermal oxide film with a degree of formation of about 100°C is used as a tunnel insulating film, there is no charge exchange between the drain region 3 and the floating gate ffl pole 7 <I! ll et al., program operation)
Then, tunnel oxidation IK! +5 had the disadvantage of being prone to accidental destruction due to strong electric field stress.
そこで、この発明は従来のこのような欠点を解決するた
めに、プログラム動作により偶発破壊しない電気的書換
え可能な半導体不揮発性メモリを得ることを目的として
いる。SUMMARY OF THE INVENTION In order to solve these conventional drawbacks, it is an object of the present invention to provide an electrically rewritable semiconductor nonvolatile memory that is not accidentally destroyed by programming operations.
Ｌ記課題を解決するために、この発明は、トンネル絶縁
膜をＣＶＤ法により形成したチノ化シリコン膜を熱酸化
したいわゆる酸化−ｙ−ソ化膜を用いることにより、高
電界ストレスに強（、書換えによる偶発破壊を防止した
。In order to solve the problem mentioned above, the present invention uses a so-called oxidized-y-sodide film, which is obtained by thermally oxidizing a tinodized silicon film formed by the CVD method, as a tunnel insulating film, thereby making it resistant to high electric field stress. Prevents accidental destruction due to rewriting.
（実施例） 以下に、この発明の実施例を図面に基づいて説明する。(Example) Embodiments of the present invention will be described below based on the drawings.
Ｎ型のメモリの場合について説明する。第１図において
、Ｐ型シリコン基板ｌの表面にお互いに間隔をおいてＮ
°型のソース領域２とドレイン領域３が形成されている
。ドレイン領域３の上には、部分的にトンネル酸化チッ
化膜が設けられている。また、ソース領域２とドレイン
領域３との間の半導体基４ｆｆｌの表面であるチャネル
領域の−Ｌには、酸化膜４が設けられ、さらに、その上
に酸化チッ化膜６が設けられている。浮遊ゲート電極７
は、トンネル酸化チッ化膜５と酸化チッ化膜６の上に設
けられ、さらに、浮遊ゲート電極７の上には、制御ゲー
ト電極９が制御ゲート酸化膜８を介して設けられている
。The case of N-type memory will be explained. In FIG. 1, N
° type source region 2 and drain region 3 are formed. A tunnel oxidized nitride film is partially provided on the drain region 3. Further, an oxide film 4 is provided on -L of the channel region, which is the surface of the semiconductor substrate 4ffl between the source region 2 and the drain region 3, and a nitride oxide film 6 is further provided thereon. . floating gate electrode 7
is provided on the tunnel nitride oxide film 5 and the nitride oxide film 6, and furthermore, a control gate electrode 9 is provided on the floating gate electrode 7 with the control gate oxide film 8 interposed therebetween.
本発明のメモリの読み出し動作は、ソース領域２とドレ
イン領域３との間のチャネル領域のコンダクタンスが、
浮遊ゲート電極７に含まれている電？ｕ７ＰＩｔによっ
て変化することによって行われる。In the read operation of the memory of the present invention, the conductance of the channel region between the source region 2 and the drain region 3 is
Electricity contained in the floating gate electrode 7? This is done by changing u7PIt.
また、情報のプログラムは、制御ゲート電極９とドレイ
ン領域３との間に高電圧を印加することにより、トンネ
ル酸化チッ化膜５に高電界を集中させトンネル電流をド
レイン領Ｊｊｌｉ ３と浮遊ゲート電極７との間に流す
ことにより行うことができる。In addition, the information is programmed by applying a high voltage between the control gate electrode 9 and the drain region 3, thereby concentrating a high electric field on the tunnel oxide nitride film 5 and directing the tunnel current between the drain region 3 and the floating gate electrode. This can be done by flowing between 7 and 7.
本発明のトンネル絶縁膜である酸化ヂノ化膜の製造方法
について第３図１ａｌ〜（ｄｌを用いて説・明する。A method of manufacturing an oxidized dinide film, which is a tunnel insulating film of the present invention, will be explained using FIGS.
まｒ、第３図ｆａｔに示すように、基板ｌの全面に酸化
１９４を形成し、次に、第３図ｆｂｌのようにトンネル
領域になるｉＪＴ域を、フォトリソエＩＳ′により酸化
膜４をエツチッグして基板！まで穴あけする。First, as shown in FIG. 3 fat, an oxide film 194 is formed on the entire surface of the substrate l, and then, as shown in FIG. And the board! Drill until.
次に１００Å以下のＣＶＤシリニｌンチソ化膜１５を全
面に形成して、第３図（Ｃ１のようにする０次に、この
ＣＶＤシリコン・Ｉ−ソ化膜１５を９００℃以りの温度
で熱酸化して、その上に、多結晶シリコン薄膜からなる
浮遊ゲート電極７を形成して、第３１Ｊ ＋、１１のよ
うにする。次に、１０００℃以上の高温で浮遊ゲート電
極７を酸化して制御ゲート酸化ＪＩ’Ｊ８を形成して、
そのＪ−に、制御ゲート電極９を形成し、さらに、ソー
ス領域２及びトレイン領域３を）・ｚ遊ゲー１電極７を
マスクにしてドーピングすることにより、第１図の本発
明のメモリが完成する。Next, a CVD silicon-isolated film 15 with a thickness of 100 Å or less is formed on the entire surface, as shown in FIG. A floating gate electrode 7 made of a polycrystalline silicon thin film is formed thereon by thermal oxidation, as shown in No. 31J+, 11. Next, the floating gate electrode 7 is oxidized at a high temperature of 1000° C. or higher. forming a control gate oxide JI'J8,
A control gate electrode 9 is formed on the J-, and the source region 2 and train region 3 are doped using the ) and z play gate 1 electrodes 7 as masks, thereby completing the memory of the present invention shown in FIG. do.
本発明のトンネル絶縁膜である酸化チッ化膜６は、ノ１
ミ常に酸化速度の遅いＣＶＤシリコン−ｆ・ツ化ｎ２１
５を高温で長時間で酸化し°Ｃ形成するために、その品
質は、従来のシリコン酸化膜に比べ優れている。その結
果、書換えによるトンネル絶縁膜の破壊が極めて少ない
メモリが実現できる。また、電気的書換え可能な半導体
メモリの場合、プログラム時に、ドレイン領域３、ある
いは、制御ゲート電極８に約１０ｖ以上の高電圧を印加
する。この電圧を７シＩ御する回路が、同−基板上に形
成されている０本発明のメモリにおいては、その高電圧
制御用トランジスタのゲート絶縁１模として、チャネル
領域上の酸化膜４と酸化チッ化膜６との複合膜を用いる
ことにより、ゲート耐圧の高いトランジスタを形成でき
る。The nitride oxide film 6, which is the tunnel insulating film of the present invention, is
CVD silicon with extremely slow oxidation rate - F/Tsunide n21
5 is oxidized at high temperature for a long time to form the silicon oxide film, its quality is superior to that of conventional silicon oxide films. As a result, a memory in which the tunnel insulating film is extremely less likely to be destroyed by rewriting can be realized. Further, in the case of an electrically rewritable semiconductor memory, a high voltage of about 10 V or more is applied to the drain region 3 or the control gate electrode 8 during programming. In the memory of the present invention in which a circuit for controlling this voltage is formed on the same substrate, an oxide film 4 and an oxide film 4 on the channel region are used as gate insulation 1 of the high voltage control transistor. By using a composite film with the nitride film 6, a transistor with high gate breakdown voltage can be formed.
また、制御ゲート酸化膜８は、ｔｏｏｏ℃以上の高温で
、浮遊ゲート電極７の熱酸化により形成する。Further, the control gate oxide film 8 is formed by thermally oxidizing the floating gate electrode 7 at a high temperature of 0.degree. C. or higher.
この工程は、浮遊ゲート電極７が多結晶シリコンである
ため、その上の膜の品質を保つように高温熱酸化工程で
製造せざるおえない０本発明のメモリでは、トンネル絶
縁膜が酸化チッ化膜であるために、このような高温熱処
理工程があっても、トンネル絶縁膜の品質は劣化しない
、従来は、トンネル絶縁膜が、１００人程１のシリコン
酸化膜で形成されていたために、この制御ゲート酸化工
程により品質が（１（下するという問題があった。本発
明のメモリは、制御ゲート電極９を浮遊ゲート電極７の
上に形成した例で説明したが、制御ゲート電極９は、基
板ｌの表面に形成してもよい。しかし、第１図のような
構造のメモリに、特に通している。In this process, since the floating gate electrode 7 is made of polycrystalline silicon, it must be manufactured using a high-temperature thermal oxidation process in order to maintain the quality of the film thereon.In the memory of the present invention, the tunnel insulating film is made of nitride oxide. Because it is a film, the quality of the tunnel insulating film does not deteriorate even if it undergoes such a high-temperature heat treatment process. Conventionally, the tunnel insulating film was formed of about 100 silicon oxide films, so this There was a problem that the control gate oxidation process lowered the quality to It may be formed on the surface of the substrate 1. However, it is particularly suitable for a memory having a structure as shown in FIG.
即ら、酸化チッ化膜が高温工程に強いからである。That is, the nitride oxide film is resistant to high temperature processes.
〔発明の効果］
この発明は、以上説明したように、トンネル絶縁ｎりと
して、酸化チッ化ｎりを用いているために、後工程の制
御ゲート酸化の高温プし１セスによる品質低下をＩＬＩ
ｊぎ、書換え回数の向りをする効果がある。[Effects of the Invention] As explained above, the present invention uses nitride oxide as the tunnel insulator, so the quality deterioration due to one process of high-temperature oxidation of the control gate in the post-process can be avoided.
This has the effect of adjusting the number of rewrites.
第１図は、この発明にがかる１４ ’、、Ｑ体不１７１
１発性メモリの断面図であり、第２図は、従来の゛１″
、力体不１７１？発１−１メモリの断面図である。第３
図（ａｌ〜（ｄｌは、本発明の半導体率１；１：発性メ
モリの製造〕７ ’ｌｈの１−程順断面図である。
５・・・トンネル酸化チッ化１１ＬＡ
７・・・浮遊ゲート電極
１５・・・トンネル酸化１１り
以上
出願人 セイコー電子工業株式会：１１代理人 弁理士
林 敬 之 助牛導１本千ｉｌ？！＋士／土リ
ハｌＦｒ面図第１図
従来の−１−簿１本ｆ４纂発イ生〆セリのｒ１酌図第２
図
＋５ＣＶＤ＋・・・１ヒ膜
本発明の半簿体千橿ｔイ１干゛１の製危万；Ｖ工干呈１
゛財１０第３図Figure 1 shows 14', Q physical disability 171 according to this invention
FIG. 2 is a cross-sectional view of a one-shot memory.
, Physical weakness 171? FIG. 1 is a sectional view of a memory 1-1. Third
Figures (al~(dl are semiconductor ratios of 1; 1: production of emissive memory) of the present invention are cross-sectional views of 7' lh in the order of 1-. 5... Tunnel oxidation nitride 11LA 7... Floating Gate electrode 15...Tunnel oxidation 11 or more Applicant Seiko Electronics Co., Ltd.: 11 Agent Patent attorney Takayuki Hayashi 1,000 il?! 1-Book 1 book f4 shearing occurs closing auction r1 cup drawing No. 2
Figure + 5 CVD + ... 1 Film The present invention's half-book body 100% production risk; V process 1
゛Wealth 10 Figure 3
Claims (1)
のトンネル領域と、前記トンネル領域上に設けられた酸
化チッ化膜から成るトンネル絶縁膜と、前記トンネル絶
縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート
電極により制御されるチャネル領域と、前記チャネル領
域上に設けられたゲート絶縁膜とから成り、前記ゲート
絶縁膜がシリコン酸化膜と前記酸化チッ化膜との複合膜
で構成されていることを特徴とする半導体不揮発性メモ
リ。A tunnel region of a second conductivity type provided on the surface of a semiconductor substrate of a first conductivity type, a tunnel insulating film made of a nitride oxide film provided on the tunnel region, and a floating region provided on the tunnel insulating film. It consists of a gate electrode, a channel region controlled by the floating gate electrode, and a gate insulating film provided on the channel region, and the gate insulating film is a composite film of a silicon oxide film and the nitride oxide film. A semiconductor nonvolatile memory characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970988A JPH01308080A (en) | 1988-06-07 | 1988-06-07 | Semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970988A JPH01308080A (en) | 1988-06-07 | 1988-06-07 | Semiconductor nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308080A true JPH01308080A (en) | 1989-12-12 |
Family
ID=15251593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13970988A Pending JPH01308080A (en) | 1988-06-07 | 1988-06-07 | Semiconductor nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308080A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
-
1988
- 1988-06-07 JP JP13970988A patent/JPH01308080A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
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