JPH01303548A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPH01303548A JPH01303548A JP63134094A JP13409488A JPH01303548A JP H01303548 A JPH01303548 A JP H01303548A JP 63134094 A JP63134094 A JP 63134094A JP 13409488 A JP13409488 A JP 13409488A JP H01303548 A JPH01303548 A JP H01303548A
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- JP
- Japan
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- ram
- cpu
- gate
- signal
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- Pending
Links
- 230000006378 damage Effects 0.000 abstract description 3
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータにおけるメモリ制御技術に関し、
特にメモリへの書込を制限してメモリ内容を保護するた
めの回路に関する。
特にメモリへの書込を制限してメモリ内容を保護するた
めの回路に関する。
従来、この種のメモリ保護回路は、ＣＰＵからの命令に
よってＲ−Ｓフリップフロップをセット又はリセットし
、このＲ−Ｓフリップフロップがセットされているとき
のみメモリ（ＲＡＭ）への書込を可能にする構成となっ
ている。
よってＲ−Ｓフリップフロップをセット又はリセットし
、このＲ−Ｓフリップフロップがセットされているとき
のみメモリ（ＲＡＭ）への書込を可能にする構成となっ
ている。
上述した従来のメモリ保護回路は、Ｒ−Ｓフリップフロ
ップのセット、リセット状態をＣＰＵからの命令によっ
て自由に制御できる構成のため、バグが含まれているユ
ーザプログラムを実行したときに、このプログラムがＲ
−Ｓフリップフロップをセットする命令をＣＰＵから出
力させることがあり、このユーザプログラムが書込まれ
ているＲＡＭへの書込を許可し、ユーザプログ与ムを破
壊することがある。このため、ユーザプログラムのデバ
ッグに支承をきたすという問題がある。
ップのセット、リセット状態をＣＰＵからの命令によっ
て自由に制御できる構成のため、バグが含まれているユ
ーザプログラムを実行したときに、このプログラムがＲ
−Ｓフリップフロップをセットする命令をＣＰＵから出
力させることがあり、このユーザプログラムが書込まれ
ているＲＡＭへの書込を許可し、ユーザプログ与ムを破
壊することがある。このため、ユーザプログラムのデバ
ッグに支承をきたすという問題がある。
本発明はＲＡＭ動作タイミングにおけるＲＡＭへの書込
を禁止して、ＲＡＭのメモリ情報を保護するメモリ保護
回路を提供することを目的としている。
を禁止して、ＲＡＭのメモリ情報を保護するメモリ保護
回路を提供することを目的としている。
本発明のメモリ保護回路は、ＲＡＭへの書込を可能とす
るＣＰＵからの書込信号の経路に設けられたゲートと、
セットされたときにのみこのゲートを開く Ｒ−Ｓフリ
ップフロップとを設け、このＲ−Ｓフリップフロップを
、ＣＰＵのＲＯＭ動作領域に出力されるメモリ保護制御
信号によりセットし、命令フェッチタイミング信号とＲ
ＡＭ動作領域に出力されるＲＡＭ選択信号とのアンド出
力でリセットし得るように構成している。
るＣＰＵからの書込信号の経路に設けられたゲートと、
セットされたときにのみこのゲートを開く Ｒ−Ｓフリ
ップフロップとを設け、このＲ−Ｓフリップフロップを
、ＣＰＵのＲＯＭ動作領域に出力されるメモリ保護制御
信号によりセットし、命令フェッチタイミング信号とＲ
ＡＭ動作領域に出力されるＲＡＭ選択信号とのアンド出
力でリセットし得るように構成している。
上述した構成では、ＣＰＵのＲＡＭ動作領域では、命令
フェッチタイミング信号とＲＡＭ選択信号とのアンドに
よりＲ−Ｓフリップフロップがリセットされ、ＲＡＭ書
込信号の経路に設けたゲートが閉じられて、ＲＡＭへの
書込が禁止される。
フェッチタイミング信号とＲＡＭ選択信号とのアンドに
よりＲ−Ｓフリップフロップがリセットされ、ＲＡＭ書
込信号の経路に設けたゲートが閉じられて、ＲＡＭへの
書込が禁止される。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の構成図である。図において
、１はＣＰＵ、２はＯ３（オペレーティングシステム）
プログラムが記憶されているＲＯＭ、３はユーザプログ
ラムが記憶されるＲＡＭである。これらＲＯＭ３．ＲＡ
Ｍ４はアドレスバス４、及び図外のデータバス、コント
ロールバスによってＣＰＵＩに接続される。また、ＣＰ
ＵＩにはアドレスデコーダ５が接続され、アドレスをデ
コードすることにより、ＲＯＭ選択信号６．ＲＡＭ選択
信号７．メモリ保護制御信号８を作り出している。更に
、ＣＰＵＩからは命令フェッチタイミングを示すフェッ
チタイミング信号９と、ＲＡＭ３への書込を実行するた
めの書込信号１０が出力される。
、１はＣＰＵ、２はＯ３（オペレーティングシステム）
プログラムが記憶されているＲＯＭ、３はユーザプログ
ラムが記憶されるＲＡＭである。これらＲＯＭ３．ＲＡ
Ｍ４はアドレスバス４、及び図外のデータバス、コント
ロールバスによってＣＰＵＩに接続される。また、ＣＰ
ＵＩにはアドレスデコーダ５が接続され、アドレスをデ
コードすることにより、ＲＯＭ選択信号６．ＲＡＭ選択
信号７．メモリ保護制御信号８を作り出している。更に
、ＣＰＵＩからは命令フェッチタイミングを示すフェッ
チタイミング信号９と、ＲＡＭ３への書込を実行するた
めの書込信号１０が出力される。
そして、フェッチタイミング信号９は前記ＲＡＭ選択信
号７とともにアンドゲート１１において両者のアンドが
とられ、この出力でＲ−Ｓフリップフロップ１２をリセ
ット（Ｒ）するように構成している。また、メモリ保護
制御信号８はＲ−Ｓフリップフロップ１２をセット（Ｓ
）するように構成している。更に、このＲ−Ｓフリップ
フロップ１２の出力は書込信号１０とともにアンドゲー
ト１３においてアンドがとられ、ここからＲＡＭ３の書
込許可信号１４を出力するように構成している。
号７とともにアンドゲート１１において両者のアンドが
とられ、この出力でＲ−Ｓフリップフロップ１２をリセ
ット（Ｒ）するように構成している。また、メモリ保護
制御信号８はＲ−Ｓフリップフロップ１２をセット（Ｓ
）するように構成している。更に、このＲ−Ｓフリップ
フロップ１２の出力は書込信号１０とともにアンドゲー
ト１３においてアンドがとられ、ここからＲＡＭ３の書
込許可信号１４を出力するように構成している。
第２図（ａ）乃至（ｄ）は上述した構成の動作タイミン
グを示している。
グを示している。
同図（ａ）のように、ＣＰＵＩはＲＯＭ ｍｌ域とＲＡ
Ｍ領域のプログラムを順次実行する。そして、ＲＯＭ実
行領域において、同図（ｄ）のようにアドレスデコーダ
５からメモリ保護制御信号８が出力され、同図（ｂ）の
ように、Ｒ−Ｓフリップフロップ１２をセットし、ＣＰ
ＵＩからの書込信号１０とともにアンドゲート１３を開
き、同図（Ｃ）に示す書込許可信号１４を出力してＲＡ
Ｍ３への書込が可能となる。
Ｍ領域のプログラムを順次実行する。そして、ＲＯＭ実
行領域において、同図（ｄ）のようにアドレスデコーダ
５からメモリ保護制御信号８が出力され、同図（ｂ）の
ように、Ｒ−Ｓフリップフロップ１２をセットし、ＣＰ
ＵＩからの書込信号１０とともにアンドゲート１３を開
き、同図（Ｃ）に示す書込許可信号１４を出力してＲＡ
Ｍ３への書込が可能となる。
一方、ＣＰＵ１のＲＡＭ実行領域では、アドレスデコー
ダ５からＲＡＭ選択信号７が出力され、命令フェッチタ
イミング信号９が出力された時点でアンドゲート１１が
開き、その出力により同図（ｂ）のようにＲ−Ｓフリッ
プフロップ１２をリセットする。これにより、アンドゲ
ート１３が開くことはなく、ＣＰＵＩからの書込信号１
０が出力されても書込許可信号１４は出力されず、ＲＡ
Ｍ３への書込が禁止される。
ダ５からＲＡＭ選択信号７が出力され、命令フェッチタ
イミング信号９が出力された時点でアンドゲート１１が
開き、その出力により同図（ｂ）のようにＲ−Ｓフリッ
プフロップ１２をリセットする。これにより、アンドゲ
ート１３が開くことはなく、ＣＰＵＩからの書込信号１
０が出力されても書込許可信号１４は出力されず、ＲＡ
Ｍ３への書込が禁止される。
したがって、ＣＰＵＩのＲＡＭ実行領域におけるＲＡＭ
３への書込は全面的に禁止され、ＲＡＭに書込まれてい
るユーザプログラム実行中に、このユーザプログラムに
存在するバグによってＲＡＭ中のプログラム自身を書換
えることによるプログラムの破壊やコンピュータ品暴走
を防止することができる。
３への書込は全面的に禁止され、ＲＡＭに書込まれてい
るユーザプログラム実行中に、このユーザプログラムに
存在するバグによってＲＡＭ中のプログラム自身を書換
えることによるプログラムの破壊やコンピュータ品暴走
を防止することができる。
なお、ＲＯＭ実行領域では、ＲＡＭの書換は可能であり
、ＲＯＭに存在するＯＳプログラムによってＲＡＭ中の
ユーザプログラムのバグをデバッグできることは勿論で
ある。
、ＲＯＭに存在するＯＳプログラムによってＲＡＭ中の
ユーザプログラムのバグをデバッグできることは勿論で
ある。
以上説明したように本発明は、ＣＰＵのＲＡＭ動作領域
では、命令フェッチタイミング信号とＲＡＭ選択信号と
のアンドによりＲ−Ｓフリップフロンゾがリセットされ
、ＲＡＭ書込信号の経路に設けたゲートが閉じられて、
ＲＡ Ｍへの書込が禁止されるので、ＲＯＭ動作領域に
おいてＲＡＭ中のユーザプログラムのデバツグを可能と
する一方で、ＲＡＭ動作領域におけるユーザプログラム
の破壊、及びコンピュータの暴走を防止できる効果があ
る。
では、命令フェッチタイミング信号とＲＡＭ選択信号と
のアンドによりＲ−Ｓフリップフロンゾがリセットされ
、ＲＡＭ書込信号の経路に設けたゲートが閉じられて、
ＲＡ Ｍへの書込が禁止されるので、ＲＯＭ動作領域に
おいてＲＡＭ中のユーザプログラムのデバツグを可能と
する一方で、ＲＡＭ動作領域におけるユーザプログラム
の破壊、及びコンピュータの暴走を防止できる効果があ
る。
第１図は本発明の一実施例の構成図、第２図（ａ）乃至
（ｄ）は第１図の構成の動作を説明すための各部の信号
図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・アドレスバス、５・・・アドレスデコーダ、６・
・・ＲＯＭ１択信号、７・・・ＲＡＭ選択信号、８・・
・メモリ保護制御信号、９・・・フェッチタイミング信
号、１０・・・書込信号、１１・・・アンドゲート、１
２・・・Ｒ−Ｓフリップフロップ、１３・・・アンドゲ
ート、１４・・・書込許可信号。 第１図
（ｄ）は第１図の構成の動作を説明すための各部の信号
図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・アドレスバス、５・・・アドレスデコーダ、６・
・・ＲＯＭ１択信号、７・・・ＲＡＭ選択信号、８・・
・メモリ保護制御信号、９・・・フェッチタイミング信
号、１０・・・書込信号、１１・・・アンドゲート、１
２・・・Ｒ−Ｓフリップフロップ、１３・・・アンドゲ
ート、１４・・・書込許可信号。 第１図
Claims (1)
- １、ＣＰＵと、このＣＰＵによってアクセスされるＲＯ
Ｍと、ユーザプログラムが書込まれるＲＡＭとを備える
コンピュータにおいて、前記ＲＡＭへの書込を可能とす
るＣＰＵからの書込信号の経路に設けられたゲートと、
セットされたときにのみこのゲートを開くＲ−Ｓフリッ
プフロップとを設け、このＲ−Ｓフリップフロップを、
前記ＣＰＵのＲＯＭ動作領域に出力されるメモリ保護制
御信号によりセットし、命令フェッチタイミング信号と
ＲＡＭ動作領域に出力されるＲＡＭ選択信号とのアンド
出力でリセットし得るように構成したことを特徴とする
メモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134094A JPH01303548A (ja) | 1988-05-31 | 1988-05-31 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134094A JPH01303548A (ja) | 1988-05-31 | 1988-05-31 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303548A true JPH01303548A (ja) | 1989-12-07 |
Family
ID=15120293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134094A Pending JPH01303548A (ja) | 1988-05-31 | 1988-05-31 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303548A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891598A (ja) * | 1981-11-27 | 1983-05-31 | Toshiba Corp | デ−タ処理装置 |
| JPS59160894A (ja) * | 1983-03-01 | 1984-09-11 | Nissin Electric Co Ltd | メモリのデ−タ保護装置 |
-
1988
- 1988-05-31 JP JP63134094A patent/JPH01303548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891598A (ja) * | 1981-11-27 | 1983-05-31 | Toshiba Corp | デ−タ処理装置 |
| JPS59160894A (ja) * | 1983-03-01 | 1984-09-11 | Nissin Electric Co Ltd | メモリのデ−タ保護装置 |
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