JPH01298874A - フレーム同期パルス分離方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 実施例 雑音がない状態でのタイミングチャート（第３図） 同期はずれ時及び擬似フレーム同期パルス発生時におけ
るタイミングチャート（第４図） 正規フレーム同期パルス欠落時におけるタイミングチャ
ート（第５図） 発明の効果 〔概　要］ 複合同期信号に生じている雑音の影響排除にフレーム周
期パルスを用いたフレーム同期パルス分離回路に関し、 雑音混入時にもフレーム同期パルスを正しく分離するこ
とを目的とし、 カラーバーストパルスを用いて発生されたフレーム周期
パルスの位相と分離されたフレーム同期パルスの位相と
を比較し、位相ずれ発生に禁止解除されたフレーム同期
パルスに応答して発生されツツアルフレーム周期パルス
をフレーム同期パルスに同期化し、発生されつつあるフ
レーム周期パルスをフレーム同期パルスとして用いる第
１の発明と、信号検出回路及び出力回路を有する第１の
パルス回路と、第２のパルス回路と、フレーム周期パル
ス発生回路と、第３のパルス回路と、第１のゲート回路
と、リセット回路と、第２のゲート回路と、オア回路と
から成る第２の発明とで構成される。

〔産業上の利用分野〕

本発明は、複合同期信号に生じている雑音の影響排除に
フレーム周期パルスを用いたフレーム同期パルス分離回
路に関する。

画像処理の分野においては、ビデオ信号の静止画処理の
ため、ディジタル化したビデオ信号をフレームメモリに
格納し、そのディジタル処理に用いるようにしている。

フレームメモリを静止画発生に用いるには、時系列のデ
ィジタルビデオ信号をフレームメモリ内に画像フレーム
関係を正しく保って書き込まなければならない。その書
込み制御にその開始パルス及び終了パルスを用いて上述
圧しい書込み制御を行なうようにしている。そのために
、従来フレーム同期パルス分離回路が用いられている。

〔従来の技術〕

第６図は従来のフレーム同期パルス分離回路を示す。こ
の図に示すように、第７図の（Ａ）及び（Ｂ）に示すよ
うな複合同期信号Ａ（第８図も参照）がＤ−ＦＦ回路１
．２のＤ１人力、Ｄ２人力へ入力される。その複合同期
信号ＡをＤ−ＦＦ回路１のクロック端子ＣＫへ印加され
る水平同期信号に同期したパルス信号Ｂの正遷移でＤ−
ＦＦ回路１にセットさせる一方、Ｄ−ＦＦ回路２への信
号へのセットは、信号Ｂがインバータ１１を介してＤ−
ＦＦ回路２のクロック端子ＣＫへ印加されるため、信号
Ｂの負遷移で生ぜしめられる。そして、Ｄ−ＦＦ回路ｌ
の頁Ｔ出力のＤ−ＦＦ回路３ヘのセットは、Ｄ−ＦＦ回
路２の■出力の正遷移で生ぜしめられる。従って、信号
Ａと信号Ｂとが正しいタイミング関係を保っている場合
には、走査線＃３になるまで、Ｄ−ＦＦ回路ｌの酊出力
は低レベルのままにある。これは、複合同期信号Ａの信
号構成が第８図に示されるようになっているからである
。同様に、Ｄ−ＦＦ回路２の■出力も又、低レベルのま
まにある。

そして、走査線＃４内の信号Ｂの正遷移において、Ｄ−
ＦＦ回路１の”ＱＴ比出力高レベルへ遷移し、（第７図
（Ａ）の酊参照）、Ｄ−ＦＦ回路２の■出力は走査線＃
４内の信号Ｂの負遷移において高レベルへ遷移する（第
７図（Ａ）の■参照）。この■出力の正遷移において、
Ｄ−ＦＦ回路３のＱ３出力も又、高レベルへ遷移する。

この高レベルのＱ３出力は走査線＃５の水平同期信号Ｃ
の正遷移においてＤ−ＦＦ回路４へ取り込まれる（セッ
トされる）ので（第７図（Ａ）のＱ４参照）、それまで
高レベルにあったＤ−ＦＦ回路５の頁丁出力は走査線＃
６の水平同期信号の正遷移において低レベルへ遷移され
る（第７図（Ａ）の頁■参照）。

かくして、第７図（Ａ）のＤに示す如く、走査線＃５の
期間の間のみ、高レベルとなるフレーム同期パルスＤが
アンド回路１２から出力される。

しかし、フレームを完成する次のフィールド（偶数フィ
ールド）を構成する走査線＃２６３乃至＃２６９の複合
同期信号波形は、第７図（Ｂ）に示す如くこれら複合同
期信号に対応する奇数フィールドのための走査線＃ｌ乃
至＃６の複合同期信号波形と異なるため、それら走査線
期間の間ではアンドゲート１２からは出力パルスは現れ
ない。

これを要約して言えば、複合同期信号は第８図に示す如
く構成されているため、上述奇数フィールドに続く偶数
フィールドの開始時には、■及び−ｃＨは低レベルとし
て来ており、Ｑ４出力は高レベルとして来ている。加え
て、頁Ｔ出力は−σ］−出力より奇数フィールドのとき
と同じ時間だけ遅れて発生されるため、走査線＃２６６
内の■出力の正遷移時にＱ３出力は低レベルへ遷移され
、次のフレームの奇数フィールドにおける上述遷移が生
ぜしめられるまでそのレベルに留まる。従って、次の走
査線＃２６７の水平同期パルスの正遷移でＤ−ＦＦ回路
４のＱ４出力も低レベルへ遷移され、Ｑ３出力と同様次
のフレームの奇数フィールドにおける上述同様の遷移が
生ぜしめられるまでそのレベルのままとなる。

Ｑ４出力レベルが低レベルへ遷移した後火の走査線の水
平同期パルスの正遷移でＤ−ＦＦ回路５の■出力は高レ
ベルへ遷移するが、この時刻には既にＱ４出力レベルは
低レベルにあり、このレベルは上述遷移時刻まで継続す
る。それ故、アンド回路１２からはパルスの出力はない
。

〔発明が解決しようとする課題〕

上述従来回路は、例えば第７図（Ａ）に示す如き雑音の
混入により複合同期信号に擾乱（ａ、ｂ）が生ずると、
上述の説明から明らかな如く、各Ｄ−ＦＦ回路が、上述
の動作とは異なる動きを示すことになり、余分のフレー
ム同期パルスがアントゲ−）１２から出力されたり、或
いはフレーム同期パルスの欠落が生じたりする。

従って、この従来回路のフレーム同期パルスをフレーム
メモリのための書込み制御に用いると、ビデオ信号のフ
レームデータをフレームメモリへ正しく書き込むことは
できない。

本発明は、斯かる技術的課題に鑑みて創作されたもので
、雑音に強いフレーム同期パルス分離回路を提供するこ
とをその目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図におい
て、信号検出回路５０及び出力回路５２を有する第１の
パルス回路５４は従来におけるフレーム同期分離回路技
術によって構成される部分である。その信号検出回路５
０はビデオ信号から導出された複合同期信号と前記ビデ
オ信号から導出された水平同期信号と予め決められたタ
イミング関係で一定周期を有するパルス信号とに応答し
て前記複合同期信号内の予め決められた波形変化を示す
走査線部分における前記パルス信号遷移で出力を発生す
る。出力回路５２は信号検出回路５０の出力信号及び水
平同期信号に応答してフレーム同期パルスを出力する。

第２のパルス回路５６は前記パルス信号及び信号検出回
路５０の出力信号に応答して走査線期間毎に比較基準パ
ルスを発生する。

フレーム周期パルス発生回路５８はカラーバーストパル
スに応答してビデオ信号のフレーム周期のフレーム周期
パルスを出力するが、これは又、後述リセット回路６６
によってリセットされる。

第３のパルス回路６０は前記比較基準パルスとフレーム
周期パルスとの位相ずれで予め決められた期間のパルス
を出力する。

第１のゲート回路６２は第３のパルス回路６０の出力発
生に応答してのみ前記フレーム同期パルスをゲートさせ
、そのパルスでリセット回路６６をしてフレーム周期パ
ルス発生回路５８のリセットを生せしめる。

第２のゲート回路６４は第３のパルス回路６０の出力が
発生していない間だけフレーム周期パルスをゲートさせ
る。

この第２のゲート回路６４の出力パルスが、必要に応じ
て第１のゲート回路６２の出力パルスと共にフレーム同
期パルスの利用装置へ供給されるようにして本発明は構
成されている。

〔作　用〕

本発明回路において、そのパワーオン時には、通例入来
するビデオ信号のフレーム周期とフレーム周期パルス発
生回路５８の出力パルスとの間に、位相ずれが生じてい
ることがある。この位相ずれが第３のパルス回路６０に
おいて検出されて上述ゲート制御のためのパルスがそこ
から出力されるから、そのパルス発生走査線期間に丁度
出力回路５２から出力されて来るフレーム同期パルスが
第１のゲート回路６２を介してリセット回路６６へ与え
られ、フレーム周期パルス発生回路５８はリセットされ
る。

つまり、フレーム周期パルスのビデオ信号のフレーム周
期、即ちフレーム同期パルスへの同期化が生ぜしめられ
る。

この同期化により、第３のパルス回路６０からのパルス
は発生されなくなり、フレーム周期パルス発生回路５８
で発生されつつあるフレーム周期パルスが第２のゲート
回路６４からゲートアウトされてフレーム同期パルスと
してその利用に供される。前記ゲートアウトは出力回路
５２から、たとえ擬似フレーム同期パルスが出力される
場合であっても、又フレーム同期パルスが出力されない
場合であっても、それに何ら影響されることなく生ぜし
められる。従って、擬似フレーム同期パルスを出力させ
てしまうこともないし、又フレーム同期パルスに欠落が
生じてしまうこともない。

なお、前記ゲートアウトが生ぜしめられないとき、第１
のゲート回路６２の出力パルスをフレーム同期パルスと
しての利用を図るようにしてもよい。

〔実施例］ 第２図は本発明の一実施例を示す。この実施例は、第６
図に示す回路に次の回路を接続して構成される。

第６図回路のインバータ１１及びＤ−ＦＦ回路３の出力
にナンド回路２０（第１図の第２のパルス回路５６に相
当する。）を接続し、ナンド回路２０の出力は縦続接続
のＤ−ＦＦ回路６，７のうちのＤ−ＦＦ回路６のＤ６人
力に接続されている。

ナンド回路２０の出力パルスは約１／２走査線幅である
。これはアンド回路１２のフレーム同期パルスと後述カ
ウンタ２４のフレーム周期パルス間隔の変動誤差を許容
するために与えられる。それらＤ−ＦＦ回路６，７のＱ
６出力、Ｑ７出力をアンド回路２２にてゲートさせるよ
うにしてナンド回路２０の出力パルスと後述カウンタ２
４の出力パルスＲＣとの間の位相ずれをみる回路を構成
している。そのＤ−ＦＦ回路６．７のクロック端子ＣＫ
にはカウンタ２４の出力パルスＲＣがアンドゲート２６
を介して入力される。アンドゲート２６の他方の入力に
は、ビデオ信号から公知の技法により導出されたカラー
バースト信号の信号周期のカラーバーストパルスがイン
バータ２８を介して印加される。カラーバースト信号の
周波数ＦｓはＦｖＸ５２５Ｘ４５５／２として決められ
ている。Ｆｖはフレーム周波数である。ビデオ信号の規
格ではＦｖは約３０Ｈｚとして定められている。

Ｄ−ＦＦ回路６，７、アンド回路２２、アンドゲート２
６、インバータ２８が第１図の第３のパルス回路６０に
相当する。

アンド回路２２の出力は、その出力信号をアンド回路１
２の出力信号のためのゲート信号とするアンドゲート３
０（第１図の第１のゲート回路６２に相当する。）に接
続している。

アンドゲート３０の出力は縦続接続のＤ−ＦＦ回路８，
９のうちのＤ−ＦＦ回路８のＤ８人カへ入力される。こ
れらＤ−ＦＦ回路８，９のクロック端子ＣＫには、カラ
ーバーストパルスが印加される。Ｄ−ＦＦ回路８のＱ８
出力及びＤ−ＦＦ回路９のＵ出力はナンド回路３２へ与
えられる。

Ｄ−ＦＦ回路８．９及びナンド回路３２により第１図の
リセット回路６６が構成されている。ナンド回路３２の
出力はカウンタ２４の初期化入力ＬＤへ与えられる。こ
のカウンタ２４のリセット制御系のＤ−ＦＦ回路段数は
Ｄ−ＦＦ回路６，７による信号出力とタイミング関係を
合わせて、雑音によるカウンタ２４の反復リセットを避
けるためであり、特にその数に制限はない。

１０はカウンタ２４の出力パルスＲＣをカラーバースト
パルスでセットするＤ−ＦＦ回路である。

Ｄ−ＦＦ回路１０のＱＩＯ出力はインバータ３４を介し
てアンド回路２２の出力をゲート制御信号として受ける
アンドゲート３６へ与えられる。Ｄ−ＦＦ回路ｌＯ、イ
ンバータ３４、アンドゲート３６が第１図の第２のゲー
ト回路６４に相当する。

アンドゲート３０，３６の出力はオア回路３８を介して
出力される。

なお、Ｄ−ＦＦ回路１．２．３、インバータ１１は第１
図の信号検出回路５０に相当し、Ｄ−ＦＦ回路４，５、
アンド回路１２は第１図の出力回路５２に相当する。

上述本発明回路の動作を説明する。

今、アンド回路１２から出力されるフレーム同期パルス
と、カウンタ２４から出力されるフレーム周期パルスと
が同期している状態にあるものとする。又、複合同期信
号に雑音は混入していないものとする。

この場合におけるフレーム同期パルスＤ０の発生は〔従
来の技術〕の項で説明したところと変わるところはない
。

このフレーム同期パルスＤ０を発生する走査線同期の開
始前後の信号Ｂの反転信号とＤ−ＦＦ回路３のＱ３出力
とから第３図の信号パルスＤ６がナンド回路２０から出
力され、Ｄ−ＦＦ回路６の０６人力へ印加される。この
信号パルスＤ６も上述の説明から明らかな如くｌフレー
ム毎に１つだけ発生される。

その信号パルスＤ６はアンドゲート２６を通ったフレー
ム周期パルスＲＣによってＤ−ＦＦ回１６へ取り込まれ
る。即ち、Ｑ６出力は低レベルのままにある。上述同期
状態にあると、フレーム周期パルスＲＣは信号パルスＤ
０の前縁からＤ−ＦＦ回路段６．７及びＤ−ＦＦ回路段
８．９並びに初期化のための時間的関係によって決まる
値だけの遅れ後に発生する。この遅れは、カラーバース
トパルスの周期のオーダにあるので、極めて僅かである
。Ｄ−ＦＦ回路６のＱ６出力は次のフレーム周期パルス
ＲＣによってＤ−ＦＦ回路７へ取り込まれる。即ち、Ｑ
７出力も又、低レベルのままにある。従って、アンド回
路２２の出力レベルも又、低レベルにある（第３図の２
２参照）。それ故、上述同期状態にあると、Ｄ−ＦＦ回
路１０にセットされ、アンドゲート３６（第３図の３６
参照）及びオア回路３８を経たフレーム周期パルスＲＣ
がフレーム同期パルスとして用いられる（第３図のＤ参
照）。

次に、複合同期信号から得られるフレーム同期パルスＤ
０の位相とフレーム周期パルスＲＣの位相との間にずれ
が生じている場合を第４図を用いて説明する。

第４図に示すように、前記両者間に予め決められた値（
この値は、上述回路構成の下ではナンド回路２０で設定
されるパルス幅によって決まる値）だけのずれが生ずる
と、そのずれがなかったときにはその表示を取り込まな
かったＤ−ＦＦ回路６において、そのずれ発生表示とし
てのナンド回路２０の高レベル出力がＤ−ＦＦ回路６に
取り込む（第４図のＱ６参照）。従って、Ｄ−ＦＦ回路
７のＱ７出力も又、１フレ一ム期間後のフレーム周期パ
ルスＲＣによって高レベルとなる（第４図のＱ７参照）
。

そうすると、アンド回路２２からも高レベルの出力信号
が発生されるから（第４図の２２参照）、上述のところ
からして明らかなように、次のフレーム（第４図の２フ
レーム）においてアンド回路１２から出力されたフレー
ム同期パルスＤｏがアンドゲート３０（第４図の３０参
照）及びオア回路３８を経てフレーム同期パルスＤとし
て出力される（第４図のＤ参照）。それ故、上述ずれの
発生によりナンド回路２０の高レベルのＤ−ＦＦ回路６
への取込みを生じさせたフレームの次のフレームについ
て発生されたフレーム周期パルスＲＣは、それまでその
フレーム周期パルス列のゲートを許容していたアンドゲ
ート３６で阻止される（第４図の３６参照）。

アンドゲート３０を経たフレーム同期パルスＤ。は又、
Ｄ−ＦＦ回路８のデータ入力端子へ印加される。そのパ
ルスＤ０はカラーバーストパルスによってＤ−ＦＦ回路
８へ取り込まれ、次のカラーバーストパルスによってＤ
−ＦＦ回路９に取り込まれる。これらＤ−ＦＦ回路８，
９のＱ８出力及びＵ出力のレベルを監視しているナンド
回路３２から出力パルス（リセットパルス）が出力され
る（第４図のＬＤ参照）。従って、カウンタ２４はリセ
ットされる。つまり、カウンタ２４はビデオ信号のフレ
ーム周期へ引き込まれる（同期化される）。

カウンタ２４のフレーム周期パルスがビデオ信号のフレ
ーム周期と同期している状態において、従来回路であっ
たなら、例えば４フレームにおいて正規フレーム同期パ
ルスのほかに擬似フレーム同期パルスをも発生させてし
まうであろう雑音、即ち第４図の４フレーム内の擾乱Ｐ
１を生じさせる如き雑音がビデオ信号の同期信号に混入
したとしても、本発明回路によればそのような擬似フレ
ーム同期パルスはその出力フレーム周期パルス列から除
き得る。

即ち、上述のところから明らかなように、上述擾乱Ｐ１
の走査線時間域において正規フレーム同期パルス以外の
擬似フレーム同期パルスがアンド回路１２から出力され
て来るが、カウンタ２４がフレーム周期と同期した状態
でカウントしている状態においては、アンド回路２２か
ら高レベルの信号は発生していないから、カウンタ２４
のフレーム周期パルス列のみが利用に供されるべきフレ
ーム同期パルス列として出力され、アンドゲート３０の
出力パルス列は出力されることはな（、出力フレーム同
期パルス列の中には擬領フレーム同期パルスは現れない
。

又、カウンタ２４のフレーム周期パルスがビデオ信号の
フレーム周期と同期している状態において、従来回路で
あったなら、例えば２フレームのためのフレーム同期パ
ルスの欠落を生じさせてしまうであろう雑音、即ち、第
５図の２フレームに示す擾乱Ｐ２を生ぜしめる如き雑音
がビデオ信号の同期信号に混入したとしても、本発明回
路によれば、そのような欠落を生じさせることなしに２
フレームのためのフレーム同期パルスを出力することが
できる。

即ち、上述のところから明らかなように、第５図に示す
如くナンド回路２０の出力レベルが高レベルのままにあ
ることは、複合同期信号Ａがそのフレームの走査線＃４
内における信号Ｂの正遷移時刻に少なくとも高レベルに
あったことを意味している。それ故、Ｄ−ＦＦ回路３の
Ｑ３出力は高レベルへ遷移されず、水平同期信号Ｃによ
るＤ−ＦＦ回路４．５のセット状態の変更は生ぜしめら
れない。従って、アンド回路１２からはフレーム同期パ
ルスＤ０は出力されない。

しかしながら、２フレームのための水平同期信号Ｃ１即
ち、正常な場合には発生されるであろう２フレームのた
めのフレーム同期パルスＤ０と同期しているフレーム同
期パルスＲＣによるナンド回路２０の高レベルのＤ−Ｆ
Ｆ回路６への取込み時刻には、まだＤ−ＦＦ回路７のＱ
７出力は低レベルにある。従って、Ｄ−ＦＦ回路１０ヘ
セツトされ続けているフレーム周期パルス列のうちの２
フレーム対応のフレーム周期パルスも又、それまでのフ
レーム周期パルスの各々に続いてアンドゲート３６及び
オア回路３８を経てフレーム同期パルスＤとして出力さ
れる（第５図の３６及び３８参照）。

そして、３フレームにおいては、ナンド回路２０の出力
信号は正常に発生されるので、フレーム同期パルスＤ０
がアンド回路工２から発生されるが、このフレーム同期
パルスＤ０はアンドゲート３０及びオア回路３８を経て
出力されず、この３フレームにおいてもＤ−ＦＦ回路１
０にセットされたフレーム周期パルスＲＣがアンドゲー
ト３６及びオア回路３８を経てフレーム同期パルスとし
て出力される。それは、Ｄ−ＦＦ回路６は高レベルのＤ
−ＦＦ回路７への取込み時刻、即ちフレーム周期パルス
ＲＣの正遷移時刻に低レベルへ遷移されるからである。

なお、複合同期信号の構成は上記実施例に示す信号構成
でなくともよい０例えば、走査線本数の増加に伴って変
更されてもよい。又、フレーム周期パルスＲＣのＤ−Ｆ
Ｆ回路６．７への供給の仕方に変更を加えることもでき
るし、アンドゲート３６への供給においても同様である
。

〔発明の効果〕

以上述べたように、ビデオ信号の同期信号に雑音が混入
した場合であっても、それによってフレーム同期パルス
の中に擬似フレーム同期パルスを含ませてしまうことも
ないし、フレーム同期パルスを欠落させてしまうことも
ない。従って、フレームメモリの書込みに本発明回路は
極めて有用な回路である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は雑音がない状態でのタイミングチャート、第４
図は同期はずれ時及び擬似フレーム同期パルス発生にお
けるタイミングチャート、 第５図は正規フレーム同期パルス欠落時におけるタイミ
ングチャート、 第６図は従来のフレーム同期パルス分離回路図、第７図
は第６図回路のためのタイミングチャート、第８図は飛
越し走査方式における複合同期信号を示す図である。 第１図及び第２図において、 ５０は信号検出回路（Ｄ−ＦＦ回路１，２，３、インバ
ータ１１）、 ５２は出力回路（Ｄ−ＦＦ回路４，５、アンド回路１２
）、 ５４は第１のパルス回路、 ５６は第２のパルス回路（ナンド回路２０）、５８はフ
レーム周期パルス発生回路（カウンタ２４）、 ６０は第３のパルス回路（Ｄ−ＦＦ回路６，７、アンド
回路２２、アンドゲート２６、インバータ２８）、 ６２は第１のゲート回路（アンドゲート３０）、６４は
第２のゲート回路（インバータ３４、Ｄ−ＦＦ回路１０
、アンドゲート３６）、 ６６はリセット回路（Ｄ−ＦＦ回路８，９、ナンド回路
３２）である。 １−Ｌ　８８　ｅりＡ　Ｉ’！−７”ロー／　７１ｉａ
Ｄ

Claims (2)

【特許請求の範囲】
1. （１）ビデオ信号から導出された複合同期信号からフレ
   ーム同期パルスを分離し、 前記ビデオ信号から導出されたカラーバーストパルスに
   応答して前記ビデオ信号のフレーム周期のフレーム周期
   パルスを発生し、 前記フレーム同期パルスの位相と前記フレーム周期パル
   スの位相とを比較し、 位相ずれ発生に応答して前記フレーム同期パルスの禁止
   を解除し、 そのフレーム同期パルスに、発生されつつあるフレーム
   周期パルスを同期化し、 同期状態において発生されつつあるフレーム周期パルス
   をフレーム同期パルスとして出力することを特徴とする
   フレーム同期パルス分離方法。
2. （２）ビデオ信号から導出された複合同期信号と前記ビ
   デオ信号から導出された水平同期信号と予め決められた
   タイミング関係で一定周期を有するパルス信号とに応答
   して前記複合同期信号内の予め決められた波形変化を示
   す走査線部分における前記パルス信号遷移で出力を発生
   する信号検出回路（５０）並びに前記信号検出回路（５
   ０）の出力信号及び水平同期信号に応答してフレーム同
   期パルスを出力する出力回路（５２）を有する第１のパ
   ルス回路（５４）と、 前記パルス信号及び前記信号検出回路（５０）の出力に
   応答して走査線期間毎に比較基準パルスを発生する第２
   のパルス回路（５６）と、 前記ビデオ信号から導出されたカラーバーストパルスに
   応答して前記ビデオ信号のフレーム周期のフレーム周期
   パルスを出力するフレーム周期パルス発生回路（５８）
   と、 前記比較基準パルスと前記フレーム周期パルスとの間に
   予め決められた位相ずれが生じたとき予め決められた期
   間のパルスを出力する第３のパルス回路（６０）と、 前記第３のパルス回路（６０）の出力発生時のみ前記出
   力回路（５２）のフレーム同期パルスをゲートさせる第
   １のゲート回路（６２）と、前記第１のゲート回路（６
   ２）の出力に応答して前記フレーム周期パルス発生回路
   （５８）をリセットさせるリセット回路（６６）と、 前記第３のパルス回路（６０）に出力が発生しない間前
   記フレーム周期パルス発生回路（５８）の出力パルスを
   ゲートさせる第２のゲート回路（６４）とを備え、 前記第２のゲート回路（６４）の出力をフレーム同期パ
   ルスとして用いることを特徴とするフレーム同期パルス
   分離回路。