JPH01297864A - 薄膜トランジスタ回路及びその駆動方法 - Google Patents
薄膜トランジスタ回路及びその駆動方法Info
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- JPH01297864A JPH01297864A JP63128927A JP12892788A JPH01297864A JP H01297864 A JPH01297864 A JP H01297864A JP 63128927 A JP63128927 A JP 63128927A JP 12892788 A JP12892788 A JP 12892788A JP H01297864 A JPH01297864 A JP H01297864A
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- insulating film
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- 239000010409 thin film Substances 0.000 title claims description 32
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- 239000004642 Polyimide Substances 0.000 abstract description 2
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Landscapes
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えばエレクトロルミネッセンス
パネルの駆動回路に用いられる薄膜トランジスタ回路と
その駆動方法に関する。
パネルの駆動回路に用いられる薄膜トランジスタ回路と
その駆動方法に関する。
従来の技術
従来、ＣｄＳｅ薄膜トランジスタは、ゲート絶縁膜と接
しない側のＣｄＳｅ半導体層表面にバイアスを印加せず
、また、ＣｄＳｅ半導体層の膜厚は１１００ｎ程度の薄
さてあった。そして、従来薄膜トランジスタ回路、例え
ば、インバータは第２図に示すように、負荷として、Ｃ
ｄＳｅ薄膜抵抗を使うか、または、ＣｄＳ ｅ薄膜トラ
ンジスタを用い、常時ゲート電極に電圧を印加していた
発明が解決しようとする課題 従来のＣｄＳｅ薄膜トランジスタ回路、例えば、インバ
ータでは第２図（ａ）に示すように、負荷として、Ｃ’
ｄ Ｓ ｅ薄膜抵抗を用いた場合にはＣｄＳｅ薄膜の導
電率が低いため、寸法が非常に大きくなるという問題点
があった。ＣｄＳｅ薄膜の膜厚を厚くした場合には、Ｃ
ｄＳｅ薄膜抵抗の寸法はちいさくなるが、第３図に示す
ようにゲート電圧によってはＣｄＳｅ半導体層の空乏層
が充分にのびず、薄膜トランジスタの伝達特性が、非常
に悪くなり、スイッチング動作をしな（なるという問題
点があった。
しない側のＣｄＳｅ半導体層表面にバイアスを印加せず
、また、ＣｄＳｅ半導体層の膜厚は１１００ｎ程度の薄
さてあった。そして、従来薄膜トランジスタ回路、例え
ば、インバータは第２図に示すように、負荷として、Ｃ
ｄＳｅ薄膜抵抗を使うか、または、ＣｄＳ ｅ薄膜トラ
ンジスタを用い、常時ゲート電極に電圧を印加していた
発明が解決しようとする課題 従来のＣｄＳｅ薄膜トランジスタ回路、例えば、インバ
ータでは第２図（ａ）に示すように、負荷として、Ｃ’
ｄ Ｓ ｅ薄膜抵抗を用いた場合にはＣｄＳｅ薄膜の導
電率が低いため、寸法が非常に大きくなるという問題点
があった。ＣｄＳｅ薄膜の膜厚を厚くした場合には、Ｃ
ｄＳｅ薄膜抵抗の寸法はちいさくなるが、第３図に示す
ようにゲート電圧によってはＣｄＳｅ半導体層の空乏層
が充分にのびず、薄膜トランジスタの伝達特性が、非常
に悪くなり、スイッチング動作をしな（なるという問題
点があった。
また、第２図（ｂ）に示すように、ＣｄＳｅ薄膜トラン
ジスタを用い、常時ゲート電極に電圧を印加した場合に
は、負荷のＣｄＳｅ薄膜トランジスタが第４図に示すよ
うに経時変化を起こし、インバータとして動作しなくな
るという問題点があった。
ジスタを用い、常時ゲート電極に電圧を印加した場合に
は、負荷のＣｄＳｅ薄膜トランジスタが第４図に示すよ
うに経時変化を起こし、インバータとして動作しなくな
るという問題点があった。
課題を解決するための手段
第１図に示すように、絶縁基板１上に第１の電極として
ゲート電極２、前記ゲート電極の一部または全部を覆う
形状の、ゲート絶縁膜３、更に、その上にゲート絶縁膜
上で、その下に前記ゲート電極の一部分若しくは全部を
含む領域に半導体層として５００ｎｍ以上のＣｄＳｅ半
導体層４、その上に、第２、第３の電極としてソース、
ドレイン電極５を形成後、その上に、前記ソース、ドレ
イン電極の一部とＣｄＳｅ半導体層の一部若しくは全部
を含む領域に第２の絶縁膜６、並びに、その上にＣｄＳ
ｅ半導体層の一部若しくは全部を含み、ゲート電極、ソ
ース、ドレイン電極と接触しない領域に第４の電極７を
形成した薄膜トランジスタ及び５００ｎｍ以上の膜厚の
ＣｄＳｅ薄膜抵抗を回路素子として用いる。そして、回
路を駆動させる場合には、薄膜トランジスタのＣｄＳｅ
半導体層の第２の絶縁膜と接する側からの一部分が空乏
層化するように、第２の絶縁膜上の第４の電極に、直流
電圧を印加する。
ゲート電極２、前記ゲート電極の一部または全部を覆う
形状の、ゲート絶縁膜３、更に、その上にゲート絶縁膜
上で、その下に前記ゲート電極の一部分若しくは全部を
含む領域に半導体層として５００ｎｍ以上のＣｄＳｅ半
導体層４、その上に、第２、第３の電極としてソース、
ドレイン電極５を形成後、その上に、前記ソース、ドレ
イン電極の一部とＣｄＳｅ半導体層の一部若しくは全部
を含む領域に第２の絶縁膜６、並びに、その上にＣｄＳ
ｅ半導体層の一部若しくは全部を含み、ゲート電極、ソ
ース、ドレイン電極と接触しない領域に第４の電極７を
形成した薄膜トランジスタ及び５００ｎｍ以上の膜厚の
ＣｄＳｅ薄膜抵抗を回路素子として用いる。そして、回
路を駆動させる場合には、薄膜トランジスタのＣｄＳｅ
半導体層の第２の絶縁膜と接する側からの一部分が空乏
層化するように、第２の絶縁膜上の第４の電極に、直流
電圧を印加する。
作用
薄膜トランジスタ回路が集積度が大きく、且つ、経時的
に安定になる。
に安定になる。
実施例
以下、本発明の実施例を、図面を用いて説明する。第１
図は、本発明による薄膜トランジスタ回路の回路素子と
しての薄膜トランジスタの構成、並びに、駆動方法の例
である。
図は、本発明による薄膜トランジスタ回路の回路素子と
しての薄膜トランジスタの構成、並びに、駆動方法の例
である。
第１図に示すように、ガラス基板１上に所定形状を有し
、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着法
で形成し、ゲート電極２とする。
、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着法
で形成し、ゲート電極２とする。
その上に、前記ゲート電極の一部または全部を覆う形状
のゲート絶縁膜３として、例えば、スパッタリング法で
作製した２００ｎｍ程度の厚さのＡ１−Ｔａ−０層を形
成し、更に、ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に半導体層４として、
５００ｎｍ程度の膜厚を有するＣｄＳｅ層を、例えば抵
抗加熱蒸着法で形成する。更に、その上にソース、ドレ
イン電極５として、Ａ１層を形成する。更に、その上に
、ソース、ドレイン電極の一部とＣｄＳｅ半導体層の一
部若しくは全部を含む領域に、第２の絶縁膜６として、
ポリイミド系有機絶縁膜を１μｍ程度形成する。更に、
その上に、ＣｄＳｅ半導体層の一部若しくは全部を含み
、ゲート電極、ソース、ドレイン電極と接触しない領域
に、第４の電極６として、例えば、Ａ１層を２００ｎｍ
程度形成する。上記薄膜トランジスタを動作させる時に
、第１図に示すように、前記第４の電極７に一１０ｖ程
度の直流電圧を印加し、Ｃｄ５６半導体層４の、第２の
絶縁膜側からの一部が空乏層化するようにする。同じく
、回路素子としてのＣｄＳｅ薄膜抵抗は、前記の薄膜ト
ランジスタの５００ｎｍ程度の膜厚を有するＣ、ｄＳｅ
層と同時に形成する。第５図は、本発明で使用する回路
素子であるＣｄＳｅ半導体層の厚い薄膜トランジスタの
伝達特性であり、良好な特性を示している。第６図は本
発明によるインバータの静特性であり、良好な特性を示
している。
のゲート絶縁膜３として、例えば、スパッタリング法で
作製した２００ｎｍ程度の厚さのＡ１−Ｔａ−０層を形
成し、更に、ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に半導体層４として、
５００ｎｍ程度の膜厚を有するＣｄＳｅ層を、例えば抵
抗加熱蒸着法で形成する。更に、その上にソース、ドレ
イン電極５として、Ａ１層を形成する。更に、その上に
、ソース、ドレイン電極の一部とＣｄＳｅ半導体層の一
部若しくは全部を含む領域に、第２の絶縁膜６として、
ポリイミド系有機絶縁膜を１μｍ程度形成する。更に、
その上に、ＣｄＳｅ半導体層の一部若しくは全部を含み
、ゲート電極、ソース、ドレイン電極と接触しない領域
に、第４の電極６として、例えば、Ａ１層を２００ｎｍ
程度形成する。上記薄膜トランジスタを動作させる時に
、第１図に示すように、前記第４の電極７に一１０ｖ程
度の直流電圧を印加し、Ｃｄ５６半導体層４の、第２の
絶縁膜側からの一部が空乏層化するようにする。同じく
、回路素子としてのＣｄＳｅ薄膜抵抗は、前記の薄膜ト
ランジスタの５００ｎｍ程度の膜厚を有するＣ、ｄＳｅ
層と同時に形成する。第５図は、本発明で使用する回路
素子であるＣｄＳｅ半導体層の厚い薄膜トランジスタの
伝達特性であり、良好な特性を示している。第６図は本
発明によるインバータの静特性であり、良好な特性を示
している。
発明の効果
本発明によれば、集積度が大きく、且つ、経時的に安定
な薄膜トランジスタ回路が得られる。
な薄膜トランジスタ回路が得られる。
第１図（ａ）および（ｂ）は各々、本発明の一実施例に
おける薄膜トランジスタの構成を示す断面図および、そ
の駆動方法を示す図、第２図（ａ）および（ｂ）は各々
従来のインバータを示す図、第３図は、従来法で、Ｃｄ
Ｓｅ半導体層を厚くした場合の、薄膜トランジスタの伝
達特性図、第４図は、薄膜トランジスタの経時変化を示
すグラフ、第５図は、本発明で使用する回路素子である
ＣｄＳｅ半導体層の厚い薄膜トランジスタの伝達特性図
、第６図は本発明の一実施例におけるインバータの静特
性図である。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、Ｉ・レイン電極６
・・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 はか１名（１ノ 減 城 （’ｄ）ＯＩ 幕島４に／″１
おける薄膜トランジスタの構成を示す断面図および、そ
の駆動方法を示す図、第２図（ａ）および（ｂ）は各々
従来のインバータを示す図、第３図は、従来法で、Ｃｄ
Ｓｅ半導体層を厚くした場合の、薄膜トランジスタの伝
達特性図、第４図は、薄膜トランジスタの経時変化を示
すグラフ、第５図は、本発明で使用する回路素子である
ＣｄＳｅ半導体層の厚い薄膜トランジスタの伝達特性図
、第６図は本発明の一実施例におけるインバータの静特
性図である。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、Ｉ・レイン電極６
・・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 はか１名（１ノ 減 城 （’ｄ）ＯＩ 幕島４に／″１
Claims (2)
- （１）絶縁基板上に、第１の電極としてゲート電極を設
け、その上に第１の絶縁膜として、前記ゲート電極の一
部または全部を覆う形状のゲート絶縁膜を設け、更にそ
の上に、前記ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に半導体層として、Ｃ
ｄＳｅ半導体層を設け、その上に、第２、第３の電極と
して、ソース、ドレイン電極を設け、その上に、前記ソ
ース、ドレイン電極の一部とＣｄＳｅ半導体層の一部若
しくは全部を含む領域に、第２の絶縁膜を設け、その上
に、前記ＣｄＳｅ半導体層の一部若しくは全部を含み、
前記ゲート電極、ソース、ドレイン電極と接触しない領
域に、第４の電極を設けた薄膜トランジスタ回路。 - （２）請求項１に記載の薄膜トランジスタ回路を駆動す
る方法であって、前記薄膜トランジスタ回路の回路素子
であるＣｄＳｅ半導体層の、前記第２の絶縁膜と接する
側からの一部分が、空乏層化するように、第２の絶縁膜
上の電極に、直流電圧を印加することを特徴とする薄膜
トランジスタ回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128927A JPH01297864A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ回路及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128927A JPH01297864A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ回路及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297864A true JPH01297864A (ja) | 1989-11-30 |
Family
ID=14996833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128927A Pending JPH01297864A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ回路及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024585A1 (en) * | 1999-09-30 | 2001-04-05 | Seiko Epson Corporation | Large el panel and production method therefor |
-
1988
- 1988-05-26 JP JP63128927A patent/JPH01297864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024585A1 (en) * | 1999-09-30 | 2001-04-05 | Seiko Epson Corporation | Large el panel and production method therefor |
| US6642542B1 (en) | 1999-09-30 | 2003-11-04 | Seiko Epson Corporation | Large EL panel and manufacturing method therefor |
| US6967114B2 (en) | 1999-09-30 | 2005-11-22 | Seiko Epson Corporation | Large EL panel and manufacturing method therefor |
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