JPH01291658A - ゲートターンオフサイリスタのゲート駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ゲートターンオフサイリスタが破損した場
合でも、ゲート電源への事故波及を防止できるゲートタ
ーンオフサイリスタのゲート駆動回路に関する。

〔従来の技術〕

第５図味ゲートターンオフサイリスタを駆動するゲート
駆動回路の従来例を示した回路図であり、この第５図で
は、３種類の直流電圧Ｖ、、Ｖ２および■、を出力する
ゲート電源１と、このゲート電源１から電力の供給を受
けてゲートターンオフサイリスタ（以下ではＧＴＯサイ
リスクと略記する）３のゲート回路へゲート電流Ｉ、を
出力するゲート駆動回路２が示されている。なお符号４
はゲート駆動回路２からＧＴＯサイリスタ３へのゲート
リード線の配線インダクタンスである。

ゲート駆動回路２は、平滑リアクトル１１　と２１　、
コンデンサ１２と２２）スイッチ素子としての半導体ス
イッチ１３と１５と２３、および抵抗１４　と１６　と
２４　とで構成されていて、コンデンサ１２は平滑リア
クトル１１を介して■、なる電圧で充電されており、コ
ンデンサ２２は平滑リアクトル２１を介してｖ３なる電
圧で充電されている。

いま、ＧＴＯサイリスタ３がオフ状態にあるときに、半
導体スイッチ１３をオンにすると、コンデンサ１２の蓄
積電荷が■１．なるオンゲート電流となって、ＧＴＯサ
イリスタ３のゲートに流れて当工亥ＧＴＯサイリスタ３
をターンオンするのであるが、そのときのオンゲート電
流ｉｔｓの波高値は抵抗１４で制限される。次いで半導
体スイッチ１５を半導体スイッチ１３の代りにオンにす
れば、ＧＴＯサイリスタ３のゲートにｒ＋ｓなるオンゲ
ート電流が流れるが、このときの電流１１５の波高値は
抵抗１６で制限される。

二のようにオン状態にあるＧＴＯサイリスタ３をターン
オフさせるには、半導体スイッチ２３をオンにして、ｖ
３なる電圧に充電されているコンデンサ２２の電荷を、
抵抗２４を介してＣ，ＴＯサイリスタ３に与えるのであ
るが、この抵抗２４　の抵抗値Ｒ２４はコンデンサ２２
と半導体スイッチ２３の内部抵抗骨および配線抵抗骨の
和であって、前述した抵抗１４の抵抗値Ｒ１４、あるい
は抵抗１６の抵抗値ＲＩ＆にくらべて十分に小さな値で
ある。従ってＧＴＯサイリスタ３をゲートターンオフさ
せるためのオフゲート電流＋１１３は、前述したオンゲ
ート電流１１３、Ｉｔ５よりも大きな値である。

第６図は第５図に示す従来例回路のゲート駆動回路２の
出力電流電圧波形図であって、ゲート駆動回路２の出力
端子ＧとＫとの間の出力電圧ｖＧの変化を破線で、また
出力電流■。の変化を実線であられしている。

この第６図において、時刻ｔ０からｔｌの１期間スイッ
チ１３をオンにすると、ＧＴＯサイリスタ３のゲート電
流Ｉ、は、前述した抵抗１４により制限されたｌ１ｆｆ
なる値となってこのＧＴＯサイリスタ３をターンオンさ
せ、次の時刻ｔ、からＬｘまでの期間はスイッチ１５を
オンにして■＋ｓなる電流を流してオン状態を継続させ
るのであるが、時刻ｔ２にスイッチ２３をオンすること
で、このＧＴＯサイリスタ３のゲート電流Ｉｓはｔ’ｓ
なる値の逆方向電流となってこれをターンオフさせてい
る。

第７図は第５図に示す従来例回路で健全なＧＴＯサイリ
スクをゲートターンオフさせるゲート電流・電圧波形図
であって、ゲート駆動回路２が出力する電圧■。を破線
で、ＧＴＯサイリスク３のゲート・カソード接合電圧Ｖ
　Ｇ　Ｉを１点鎖線で、ゲート電流■６を実線でそれぞ
れ図示している。

この第７図に示すように、オン状態にあるＧＴＯサイリ
スタ３をターンオフさせるべく、時刻１、に半導体スイ
ッチ２３をオンにして１オ、なるオフゲート電流を流す
のは、第６図において既述したとおりであるが、このオ
フゲート電流１ｔ２は、その出力時点からこのＧＴＯサ
イリスタ３の素子特性で定まる蓄積時間Ｔ、ア、を経過
したのち、このＧＴＯサイリスタ３によって遮断される
。このとき当シ亥ＧＴＯサイリスタ３はゲート・カソー
ド接合の降伏電圧Ｖ。を発生し、このＶｌｌｌの方が電
源電圧Ｖ、よりも大となると、両者の差電圧が配線イン
ダクタンス４に印加されてゲート電流１ｃの傾斜が反転
し、やがてこのゲート電ｉ　１　ａ　は零となる。

〔発明が解決しようとする課題〕

しかしながら、このようなオフゲート電流を出力する回
路では、ＧＴＯサイリスタ３の破損によりゲート駆動回
路２にとって出力短絡状態となる場合には、ゲート駆動
回路２に設置されている半導体スイッチ２３をオフする
ときに１．これを過電圧破壊させてしまう欠点があった
。この現象を以下において説明する。

第８図は第５図に示す従来例回路においてＧＴＯサイリ
スタ３破損時の等価回路図であって、ＧＴＯサイリスタ
３のゲート・カソード間接合が短絡されているのを除け
ば、それ以外のもの、すなわちゲート１ｉ′ａ１、ゲー
ト駆動回路２）配線インダクタンス４、平滑リアクトル
１１　と２１、コンデンサ１２と２２）半導体スイッチ
１３と１５と２３、および抵抗１４と１６と２４の名称
・用途・機能は、すべて第５図で既述の従来例回路の場
合と同じであるから、これらの説明は省略する。

第９図は第８図に示すＧＴＯサイリスタ破損時のオフゲ
ート電流と電圧の波形図であって、ゲート駆動回路２の
出力電圧Ｖ、を破線で、ＧＴＯサイリスタ３のゲート・
カソード接合電圧Ｖ　ａ　＋を１点鎖線で、ゲート電流
■６を実線でそれぞれ図示している。

ＧＴＯサイリスタ３が破損している場合、時刻ｔ２に半
導体スイッチ２３をオンにしても、ゲート・カソード接
合電圧ＶＧＩは変化しない、従って、健全なＧＴＯサイ
リスタならば蓄積時間Ｔ　ｌｆＧ経過後に減少方向に向
うはずのゲート電流■。は、当ｔｌ　Ｇ　Ｔ　Ｏサイリ
スタ３によって遮断されることがないので、そのまま増
大を続け、オフゲート電流が出力する回路のインピーダ
ンスで定まる過大な電流値になってしまう。

このように過大なオフゲート電流■６が流れている状態
で半導体スイッチ２３をオフする指令が与えられると、
配線インダクタンス４に蓄積されていたエネルギーによ
り、この半導体スイッチ２３には、これが開路する際に
過大な電圧が印加されることになり、半導体スイッチ２
３を過電圧破壊させる不都合を生じる。

さらにこの半導体スイッチ２３が過電圧破壊されると、
通常は当該半導体スイッチ２３は永久短絡状態となるの
で、ゲート電源１の■ｊなる電圧を出力している回路も
出力短絡状態となるので、このゲート電′ａ１までも破
損させてしまう、大きな欠点を有している。

そこでこの発明の目的は、ＧＴＯサイリスタが破損した
場合でも、オフゲート電流出力回路のスイッチ素子が過
電圧破壊するのを防ぐとともに、ゲートｉｓまで事故が
波及しないようにすることにある。

〔課題を解決するための手段〕

上記の目的を達成するために、この発明のゲート駆動回
路は、オン状態にあるゲートターンオフサイリスタのゲ
ート・カソード間接合に、スイッチ素子を介してオフゲ
ート電流を流してこのゲートターンオフサイリスタをタ
ーンオフさせているゲートターンオフサイリスタのゲー
ト駆動回路において、前記ゲートターンオフサイリスタ
のゲート・カソード間接合の逆バイアス電圧を検出する
手段と、前記オフゲート電流の通流開始から、当該ゲー
トターンオフサイリスタの最大蓄積時間を経過するまで
の期間中に前記逆バイアス電圧を検出したか否かを判定
する手段と、この期間中に逆バイアス電圧を検出しない
ときは前記スイッチ素子をオフにする手段とを備え、さ
らに前記スイッチ素子には当該スイッチング素子に流れ
るオフゲート電流を遮断する際に発生する電圧を、その
耐圧値以下に抑制する電圧クランプ手段とを備えるもの
とする。

〔作用〕

この発明は、オフゲート電流を出力してからＧＴｏサイ
リスタのゲート・カソード間接合の逆バイアス電圧を検
出するまでの時間と、当該Ｇ　Ｔ　Ｏサイリスクに固有
の蓄積時間の最大値とを比較し、この最大蓄積時間を経
過しても前記の逆バイアス電圧が検出できないときは素
子故障と見做して、オフゲート電流出力回路のスイッチ
素子をオフにしてＧＴＯサイリスクの代りにこのオフゲ
ート電流を遮断する。さらにこのスイッチ素子には電圧
クランプ回路を付属させておき、遮断するオフゲート電
流が過大であって高い電圧が印加される場合でも、この
高電圧を抑制するようにして、スイッチ素子が過電圧破
壊したためにゲート電源が出力短絡となる危険を回避で
きるようにしている。

〔実施例〕

第１図は本発明の実施例を示した回路図である。

この第１図において、ゲート電源１はＶ、、Ｖ。

およびＶ、なる３種類の直流電圧をゲート駆動回路１０
に出力し、さらにこのゲート駆動回路１０から配線イン
ダクタンス４を介してＧＴＯサイリスタ３をターンオン
あるいはターンオフさせるゲ−ト電流■。を、このＧＴ
Ｏサイリスタ３のゲートに与えるのは、第５図で既述の
従来例回路の場合と同じである。またゲート駆動回路１
０を構成している平滑リアクトル１１　と２１、コンデ
ンサ１２と２２）半導体スイッチ１３．１５．２３およ
び抵抗１４．１６．２４の名称・用途・機能も第５図の
従来例回路の場合と同様であるので、これらの説明は省
略する。

本発明においては、ＧＴＯサイリスタ３のゲート・カソ
ード間接合にあられれる逆バイアス電圧−ＶＧＩを検出
する電圧検出回路３１、オフゲート電流の出力が指令さ
れてからこの逆バイアス電圧が検出されるまでの時間が
、素子の最大蓄積時間を越えたか否かを判定するパルス
幅比較回路３２）このパルス幅比較回路３２の出力と半
導体スイッチ３３の動作指令Ａとの論理積演算結果に従
ってこの半導体スイッチ３３をオン・オフ動作させるス
イッチ駆動回路３３、ならびに半導体スイッチ３３に並
列接続されて過電圧の発生を抑制する電圧クランプ回路
３４　とが、ゲート駆動回路１０に内蔵されている。な
お、パルス幅比較回路３２の構成は図示を省略している
が、たとえば排他的論理和素子、モノステーブル回路、
論理積素子およびフリップフロップ回路で構成すればよ
いことは、次の第２図に示すタイムチャートでもあきら
かである。

第２図はＧＴＯサイリスク健全時に第１図に示す実施例
回路の動作をあられしたタイムチャートであって、第２
図（イ）は半導体スイッチ２３に与える動作指令Ａ、第
２図（ロ）はＧＴＯサイリスタ３のゲート電流■、と逆
バイアス電圧■、の変化、第２図（ハ）は電圧検出回路
３１の出力信号Ｂ、第２図（ニ）はパルス幅比較回路３
２の動作、第２図（ホ）はスイッチ駆動回路３３の出力
信号りをそれぞれがあられしている。

この第２図に示すように、ＧＴＯサイリスタ３が健全で
あるときは、動作指令Ａがスイッチ２３のオンを指令す
るとオフゲート電流が流れて当該ＧＴＯサイリスタ３を
ターンオフさせているが、このときの素子の蓄積時間（
信号Ｅが論理１信号である期間）が最大蓄積時間（最大
Ｔ！ＴＧ）よりも短いので、パルス幅比較回路３３の出
力は論理零信号となることはなく、従って半導体スイッ
チ２３へのオン指令信号とスイッチ駆動回路３３の出力
信号とは一致している（第２図（イ）、（ホ）参照。

第３図はＧＴＯサイリスク破損時に第１図に示す実施例
回路の動作をあられしたタイムチャートであるが、この
第３図（イ）、（ロ）、（ハ）、（ニ）および（ホ）は
、それぞれが第２図（イ）、（ロ）、（ハ）（ニ）およ
び（ホ）で説明したものと同しである。

この第３図では、排他的論理和出力Ｅが論理ｌ信号であ
る期間が素子の最大Ｍ積時間（最大Ｔｓｔ＊）よりも長
くなっているので、パルス幅比較回路３２の出力Ｃは論
理零信号となり、この時点で半導体スイッチ２３が開路
してオフゲート電流■。

を遮断する。

第４図は第１図に示す実施例回路に使用している電圧ク
ランプ回路３４の例をあられした回路図であって、第２
図（イ）はいわゆる放電阻止形ＲＣＤスナバで構成され
た電圧クランプ回路を、また第２図（ロ）は金属酸化半
導体電界効果トランジスタ（以下ではＭＯＳＦＥＴと略
記する）を半導体スイッチ２３に使用した場合にダイナ
ミッククランプ回路といわれている電圧クランプ回路を
あられしたものである。

第４図（イ）に示す電圧クランプ回路は、ＧＴＯサイリ
スタ３が故障したときに、半導体スイッチ２３を開路す
ると、それまでこのスイッチ２３に流れていた電流はス
ナバダイオード４１　とスナバコンデンサ４２の回路へ
バイパスされる。このときスナバコンデンサ４２の静電
容量を適切な値に選んでおくと、半導体スイッチ２３を
開路したときに発生する電圧ＶｔＳのピーク値を、この
半導体スイッチ２３の許容耐電圧値以下にすることがで
きる。

第４図（ロ）に示す回路は、スイッチ素子としてのＭＯ
３ＦＥＴ５１を使用した場合であって、ＧＴＯサイリス
タ３が故障しているときにこのＭＯＳＦＥＴをオフしよ
うとすると、そのドレイン電流の一部がダイオード５３
→定電圧ダイオード５４→抵抗５２→の経路にバイパス
し、ＭＯＳＦＥＴのゲート電圧■０．に自己バイアスを
かけるので、このＭＯ３ＦＥＴ５１　のドレイン・ソー
ス間電圧ＶＳ＋を、ゲート電圧ＶＣＳと定電圧ダイオー
ド５４　の電圧■２Ｄとの和にクランプする。よって定
電圧ダイオード５４の電圧ＶＺＤを適切な値に選定すれ
ば、このＭＯ３ＦＥＴ５１の過電圧保護ができる。ただ
し、この第４図（ロ）に示す電圧クランプ回路を使用す
る場合は、ゲート電流１．はこの電圧クランプ回路が動
作している期間、ＭＯ３ＦＥＴ５１　を流れるが、この
状態が第３図（ホ）の＊印に図示している。

〔発明の効果〕

この発明によれば、ＧＴＯサイリスクのゲート・カソー
ド間接合の逆バイアス電圧を検出する手段と、オフゲー
ト電流出力時点からこの逆ノ＜イアスミ圧を検出するま
での期間を素子の最大蓄積時間と比較する手段とを備え
、この最大蓄積時間を経過してもゲート・カソード間接
合の逆バイアス電圧が検出できない場合は、当該ＧＴＯ
サイリスタの異常と判断してオフゲート電流を遮断器す
るのであるが、このオフゲート電流を遮断するスイッチ
素子に生じる過電圧は電圧クランプ手段で抑制すること
により、当該スイッチ素子の破壊、さらにゲート電源の
出力短絡など、事故が波及するおそれを未然に防止でき
る。

【図面の簡単な説明】

第１図は本発明の実施例を示した回路図、第２図はＧＴ
Ｏサイリスク健全時に第１図に示す実施例回路の動作を
あられしたタイムチャート、第３図はＧＴＯサイリスク
破壊時に第１図に示す実施例回路の動作をあられしたタ
イムチャート、第４図は第１図に示す実施例回路に使用
している電圧クランプ回路の例をあられした回路図であ
り、第５図はゲートターンオフサイリスタを駆動するゲ
ート駆動回路の従来例を示した回路図、第６図は第５図
に示す従来例回路のゲート駆動回路の出力電流電圧波形
図、第７図は第５図に示す従来例回路で健全なＧＴＯサ
イリスタをゲートターンオフさせるゲート電流・電圧波
形図、第８図は第５図に示す従来例回路においてＧＴＯ
サイリスタ３破損時の等価回路図、第９図は第８図に示
すＧＴＯサイリスク破１１時のオフゲート電流と電圧の
波形図である。 １・・・ゲート電源、２，１０・・・ゲート駆動回路、
３・・・ＧＴＯサイリスク、４・・・配線インダクタン
ス、ＩＬ　２１・・・平滑リアクトル、１３．１５．２
３・・・スイッチ素子としての半導体スイッチ、３１・
・・電圧検出回路、３２・・・パルス幅比較回路、３３
・・・スイッチ駆動回路、３４・・・電圧クランプ回路
、４１・・・スナバダイオード、４２・・・スナバコン
デンサ、４３・・・スナバ抵抗、５１・・・スｑ　　　
−０’　　　　　　　Ｓ　　　　　１１　　　　　　　
”：＞４２又１バコシデ〕ｉワ 第４図 ３６　図 第　７　閏

Claims (1)

1. 【特許請求の範囲】 １）オン状態にあるゲートターンオフサイリスタのゲー
   ト・カソード間接合に、スイッチ素子を介してオフゲー
   ト電流を流して、このゲートターンオフサイリスタをタ
   ーンオフさせているゲートターンオフサイリスタのゲー
   ト駆動回路において、前記ゲートターンオフサイリスタ
   のゲート・カソード間接合の逆バイアス電圧を検出する
   手段と、前記オフゲート電流の通流開始から、当該ゲー
   トターンオフサイリスタの最大蓄積時間を経過するまで
   の期間中に前記逆バイアス電圧を検出したか否かを判定
   する手段と、この期間中に逆バイアス電圧を検出しない
   ときは前記スイッチ素子をオフにする手段とを備えてい
   ることを特徴とするゲートターンオフサイリスタのゲー
   ト駆動回路。 ２）特許請求の範囲第１項記載のゲート駆動回路におい
   て、前記スイッチ素子には、当該スイッチ素子に流れる
   オフゲート電流を遮断する際に発生する電圧を、その耐
   圧値以下に抑制する電圧クランプ手段を備えることを特
   徴とする、ゲートターンオフサイリスタのゲート駆動回
   路。