JPH01280328A - 電子機器装置 - Google Patents
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- JPH01280328A JPH01280328A JP63110995A JP11099588A JPH01280328A JP H01280328 A JPH01280328 A JP H01280328A JP 63110995 A JP63110995 A JP 63110995A JP 11099588 A JP11099588 A JP 11099588A JP H01280328 A JPH01280328 A JP H01280328A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子機器装置に関し、特にＬＳＩチップを基板
上にフリップチップ実装した電子機器装置に関する。
上にフリップチップ実装した電子機器装置に関する。
従来のシリコンウェーハを加工して形成した実装基板上
にＬＳＩチップをフリップチップ実装する技術としては
、エッチ・ジエイ・レビンシュタイン等（Ｈ，Ｊ、Ｌｅ
ｖｉｎｓｔｅｉｎ ｅｔ ａｔ）がアイニスニスシーシ
ー・ダイジェスト（ＩＳＳＣＣＤｉｇｅＳｔ） 、１９
８７年、２２４〜２２５頁に発表したマルチ・チップ・
パッケージング・テクノロジー・フォア・ブイエルニス
アイ・ベースド・システム（Ｍｕｌｔｉｃ−Ｃｈｉｐ
Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
ＶＬＳＩ−ＢａｓｅｄＳｙｓｔｅｍ）がある。
にＬＳＩチップをフリップチップ実装する技術としては
、エッチ・ジエイ・レビンシュタイン等（Ｈ，Ｊ、Ｌｅ
ｖｉｎｓｔｅｉｎ ｅｔ ａｔ）がアイニスニスシーシ
ー・ダイジェスト（ＩＳＳＣＣＤｉｇｅＳｔ） 、１９
８７年、２２４〜２２５頁に発表したマルチ・チップ・
パッケージング・テクノロジー・フォア・ブイエルニス
アイ・ベースド・システム（Ｍｕｌｔｉｃ−Ｃｈｉｐ
Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
ＶＬＳＩ−ＢａｓｅｄＳｙｓｔｅｍ）がある。
上述した従来のシリコンウェーハを加工して形成した実
装基板上にＬＳＩチップをフリップチップ実装した技術
では以下の問題点を有していた。
装基板上にＬＳＩチップをフリップチップ実装した技術
では以下の問題点を有していた。
（１）シリコンウェーハの大きさに限度があるため、大
規模システムを実装する場合にシステムが一つの基板上
に入るとは限らず、その場合実装基板の端部からワイヤ
ーボンディング等を行なって入出力端子を引出さなけれ
ばならないため、実装密度が向上しない。
規模システムを実装する場合にシステムが一つの基板上
に入るとは限らず、その場合実装基板の端部からワイヤ
ーボンディング等を行なって入出力端子を引出さなけれ
ばならないため、実装密度が向上しない。
（２）入・出力端子を実装基板の端部に配置しなければ
ならないため、そこまでの配線の引廻しが必要となり、
どうしても配線長が長くなり、それに伴って信号の遅延
時間が長くなる。
ならないため、そこまでの配線の引廻しが必要となり、
どうしても配線長が長くなり、それに伴って信号の遅延
時間が長くなる。
本発明の電子機器装置は、シリコンウェーハの表面に設
けられた層間絶縁膜に埋込まれた埋込配線と該埋込配線
の表面を絶縁保護する保護膜を有し、前記埋込配線への
電気的接続部が前記保護膜表面と前記シリコンウェーハ
の裏面に露出する構造の実装基板と該実装基板の裏面に
露出する前記電気的接続部に電気的に接続して取付けら
れる多層配線基板と、前記実装基板の表面に露出する前
記電気的接続部に電気的に接続して取付けらるＬＳＩチ
ップとを含んで構成される。
けられた層間絶縁膜に埋込まれた埋込配線と該埋込配線
の表面を絶縁保護する保護膜を有し、前記埋込配線への
電気的接続部が前記保護膜表面と前記シリコンウェーハ
の裏面に露出する構造の実装基板と該実装基板の裏面に
露出する前記電気的接続部に電気的に接続して取付けら
れる多層配線基板と、前記実装基板の表面に露出する前
記電気的接続部に電気的に接続して取付けらるＬＳＩチ
ップとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第１図（ａ＞に示すように、（１１０）面を主面
とするシリコンウェーハ１上に第１のホトレジスト層２
を形成し、第１のホトレジスト層２をマスクとしてヒド
ラジン、ＫＯＨ等の液中に浸してエツチングを行ない埋
込み溝３を形成する。これらの液中では（１１０）面の
方向にエツチングが進行するため、異方性エツチングが
可能となる。本実施例の埋込み溝３の大きさは直径３０
０μｍ、深さ３００μｍである。
とするシリコンウェーハ１上に第１のホトレジスト層２
を形成し、第１のホトレジスト層２をマスクとしてヒド
ラジン、ＫＯＨ等の液中に浸してエツチングを行ない埋
込み溝３を形成する。これらの液中では（１１０）面の
方向にエツチングが進行するため、異方性エツチングが
可能となる。本実施例の埋込み溝３の大きさは直径３０
０μｍ、深さ３００μｍである。
次に、第１図（ｂ）に示すように、第１のホトレジスト
層２を剥離した後、シリコンウェーハ１を１２００°Ｃ
で１０時間熱酸化して約３μｍの熱酸化膜４を形成する
。次にチタン、銅を連続スパッタして第１のバリア金属
層５を形成する。次に第２のホトレジスト層６を形成し
、それをマスクとしてニッケルの電気めっきを行ない、
埋込み溝３の部分に埋込配線７を形成する。ここで、ニ
ッケルめっき液としてはＮｉＳＯ４：ＮｉＣｆｆ□：Ｈ
３ＢＯ３＝１０ ： １ ： １の水溶液を用いた。ま
た、銀ペーストを滴下後ベークすることにより埋込配線
７を形成することもできる。
層２を剥離した後、シリコンウェーハ１を１２００°Ｃ
で１０時間熱酸化して約３μｍの熱酸化膜４を形成する
。次にチタン、銅を連続スパッタして第１のバリア金属
層５を形成する。次に第２のホトレジスト層６を形成し
、それをマスクとしてニッケルの電気めっきを行ない、
埋込み溝３の部分に埋込配線７を形成する。ここで、ニ
ッケルめっき液としてはＮｉＳＯ４：ＮｉＣｆｆ□：Ｈ
３ＢＯ３＝１０ ： １ ： １の水溶液を用いた。ま
た、銀ペーストを滴下後ベークすることにより埋込配線
７を形成することもできる。
次に、第１図（ｃ）に示すように、第２のホトレジスト
層６を剥離後、希硫酸およびフッ化水素水溶液に浸して
第１のバリア金属層５の一部をエツチングする。次に、
チタン、銅を連続スパッタして第２のバリア金属層８を
形成する。次に第３のホトレジスト層９を形成し、それ
をマスクとして硫酸銅水溶液中で銅の電気めっきを行な
うことにより第１の実装配線１０を形成する。
層６を剥離後、希硫酸およびフッ化水素水溶液に浸して
第１のバリア金属層５の一部をエツチングする。次に、
チタン、銅を連続スパッタして第２のバリア金属層８を
形成する。次に第３のホトレジスト層９を形成し、それ
をマスクとして硫酸銅水溶液中で銅の電気めっきを行な
うことにより第１の実装配線１０を形成する。
次に、第１図（ｄ）に示すように、第３のホトレジスト
層９を剥′Ｍ後、希硫酸およびフッ化水素水溶液に浸し
て第２のバリア金属層８の一部をエツチングした後、感
光性ポリイミドを塗布し露光現像することにより第１の
層間絶縁膜１１を形成する。感光性ポリイミドにはネガ
型、ポジ型の両方のタイプがあるが、いずれのタイプを
用いることも可能である。また、非感光性ポリイミドを
用いて、その上にホトレジストのパターンを形成してヒ
ドラジン等の中でエツチングしてパターンを形成しても
よい。次に第１の層間絶縁膜１１をマスクとしてニッケ
ルめっき液中で無電解めっきを行ない、第１の埋込みバ
リア層１２を形成する。
層９を剥′Ｍ後、希硫酸およびフッ化水素水溶液に浸し
て第２のバリア金属層８の一部をエツチングした後、感
光性ポリイミドを塗布し露光現像することにより第１の
層間絶縁膜１１を形成する。感光性ポリイミドにはネガ
型、ポジ型の両方のタイプがあるが、いずれのタイプを
用いることも可能である。また、非感光性ポリイミドを
用いて、その上にホトレジストのパターンを形成してヒ
ドラジン等の中でエツチングしてパターンを形成しても
よい。次に第１の層間絶縁膜１１をマスクとしてニッケ
ルめっき液中で無電解めっきを行ない、第１の埋込みバ
リア層１２を形成する。
次に、第１図（ｅ）に示すように、チタン、銅を連続ス
パッタして第３のバリア金属層１３を形成する。次に第
４のホトレジスト層１４を形成し、それをマスクとして
硫酸銅で水溶液中で電気めっきを行なうことにより第２
の実装配線１５を形成する。
パッタして第３のバリア金属層１３を形成する。次に第
４のホトレジスト層１４を形成し、それをマスクとして
硫酸銅で水溶液中で電気めっきを行なうことにより第２
の実装配線１５を形成する。
次に、第１図（ｆ）に示すように、第４のホトレジスト
層１４を剥離除去した後、希硫酸およびフッ化水素水溶
液中で第３のバリア金属層１３の一部をエツチングする
。次に、感光性ポリイミドを塗布し露光・現像すること
により第２の層間絶縁膜１５を形成する。次に第２の層
間絶縁膜１５をマスクとしてニッケルの無電解めっきを
行ない、第２の埋込みバリア層１７を形成する。次にチ
タン、銅、金を連続スパッタして電極金属層１８を形成
する。次に第５のホトレジスト層１つを形成する。
層１４を剥離除去した後、希硫酸およびフッ化水素水溶
液中で第３のバリア金属層１３の一部をエツチングする
。次に、感光性ポリイミドを塗布し露光・現像すること
により第２の層間絶縁膜１５を形成する。次に第２の層
間絶縁膜１５をマスクとしてニッケルの無電解めっきを
行ない、第２の埋込みバリア層１７を形成する。次にチ
タン、銅、金を連続スパッタして電極金属層１８を形成
する。次に第５のホトレジスト層１つを形成する。
次に、第１図（ｇ）に示すように、第５のホトレジスト
層１つをマスクとしてヨウ素・ヨウ化アンモニウムおよ
び希硫酸およびフッ化水素の水溶液中に浸して電極金属
層１８の一部をエツチングする。次に第５のホトレジス
ト層１つを剥離した後、シリコンウェーハ１の裏面をス
クラバー等で研削し、埋込配線７の一部がシリコンウェ
ーハ１の裏面から露出するようにする。以上の工程によ
り実装基板２０が完成する。
層１つをマスクとしてヨウ素・ヨウ化アンモニウムおよ
び希硫酸およびフッ化水素の水溶液中に浸して電極金属
層１８の一部をエツチングする。次に第５のホトレジス
ト層１つを剥離した後、シリコンウェーハ１の裏面をス
クラバー等で研削し、埋込配線７の一部がシリコンウェ
ーハ１の裏面から露出するようにする。以上の工程によ
り実装基板２０が完成する。
次に、第１図（ｈ）に示すように、グランド層、電源層
、信号線層が内部に埋込まれた低熱膨張ガラス、＾！！
Ｎ、アルミナ等の材質からなる多層セラミック基板２１
上にはんだボール２２を形成し、これと実装基板２０を
接続する。この時に、実装基板１９中の埋込配線７と多
層セラミックス基板２１上のはんだボール２２が接続さ
れる。また、多層セラミックス基板２１の代りにガラス
エポキシ、ポリイミドからなるプリント基板を用いるこ
ともできる。次に、ＬＳＩチップ２３上にめっき法によ
って形成されたはんだバンブ２４と実装基板２０上の電
極１８を接続することによりＬＳＩチップ２３を実装基
板２０上にフリップチップ実装する。
、信号線層が内部に埋込まれた低熱膨張ガラス、＾！！
Ｎ、アルミナ等の材質からなる多層セラミック基板２１
上にはんだボール２２を形成し、これと実装基板２０を
接続する。この時に、実装基板１９中の埋込配線７と多
層セラミックス基板２１上のはんだボール２２が接続さ
れる。また、多層セラミックス基板２１の代りにガラス
エポキシ、ポリイミドからなるプリント基板を用いるこ
ともできる。次に、ＬＳＩチップ２３上にめっき法によ
って形成されたはんだバンブ２４と実装基板２０上の電
極１８を接続することによりＬＳＩチップ２３を実装基
板２０上にフリップチップ実装する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した断面図である。
法を説明するための工程順に示した断面図である。
まず、第２図（ａ）に示すように、シリコンウェーハ１
に赤外線レーザーを照射して直径２００μｍ程度の貫通
孔３３をあける。
に赤外線レーザーを照射して直径２００μｍ程度の貫通
孔３３をあける。
次に、第２図（ｂ）に示すように、第１の実施例と同様
の手法を用いて熱酸化膜４、第１のバリア金属層５を設
け、ホトレジスト層６をマスクにして金の電気めっきを
行い、貫通孔３３を埋め、埋込配線７ａを形成する。
の手法を用いて熱酸化膜４、第１のバリア金属層５を設
け、ホトレジスト層６をマスクにして金の電気めっきを
行い、貫通孔３３を埋め、埋込配線７ａを形成する。
次に、第２図（ｃ）に示すように、第１の実施例と同様
の手法を用いて第２のバリア金属層８、第１の実装配線
１０、第１の層間絶縁膜１１、第１の埋込みバリア層１
２、第３のバリア金属層１３、第２の実装配線１５、第
２の層間絶縁膜１６、第２の埋込みバリア層１７、電極
金属層１８を設ける。以降の工程は、第１の実施例と同
様に行う。このようにして第１図（ｈ）に示した電子機
器を得る。
の手法を用いて第２のバリア金属層８、第１の実装配線
１０、第１の層間絶縁膜１１、第１の埋込みバリア層１
２、第３のバリア金属層１３、第２の実装配線１５、第
２の層間絶縁膜１６、第２の埋込みバリア層１７、電極
金属層１８を設ける。以降の工程は、第１の実施例と同
様に行う。このようにして第１図（ｈ）に示した電子機
器を得る。
以上に説明したように、本発明は、シリコンウェーハを
加工して形成した実装基板内に表裏面と貫通する埋込配
線を形成し、それを配線として利用している。よって以
下のような効果がある。
加工して形成した実装基板内に表裏面と貫通する埋込配
線を形成し、それを配線として利用している。よって以
下のような効果がある。
（１〉実装密度が向上する。
従来技術では入出力端子を実装基板の側面に取る必要が
あったが、本発明では実装基板の裏面側に入出力端子を
形成できるため実装密度が向上する。
あったが、本発明では実装基板の裏面側に入出力端子を
形成できるため実装密度が向上する。
＜２）配線長が短縮されシステムの高速化が可能となる
。
。
従来技術では実装基板端部に配置した入出力端子から配
線を引廻すため、どうしても配線長が長くなるが本発明
では基板に垂直に配線することができるため、配線長が
短縮され、システムの高速化がなされる。
線を引廻すため、どうしても配線長が長くなるが本発明
では基板に垂直に配線することができるため、配線長が
短縮され、システムの高速化がなされる。
第１図くａ）〜くｈ）及び第２図（ａ）〜（Ｃ）はそれ
ぞれ本発明の第１及び第２の実施例の製造方法を説明す
るための工程順に示した断面図である。 １・・・シリコンウェーハ、２・・・第１のホトレジス
ト層、３・・・埋込み溝、４・・・熱酸化膜、５・・・
第１のバリア金属層、６・・・第２のホトレジスト層、
７゜７、・・・埋込配線、８・・・第２のバリア金属層
、９・・・第３のホトレジスト層、１０・・・第１の実
装配線、１１・・・第１の層間絶縁膜、１２・・・第１
の埋込みバリア層、１３・・・第３のバリア金属層、１
４・・・第４のホトレジスト層、１５・・・第２の実装
配線、１６・・・第２の層間絶縁膜、１７・・・第２の
埋込みバリア層、１８・・・電極金属層、１９・・・第
５のホトレジスト層、２０・・・実装基板、２１・・・
多層セラミ・ノクス基板、２２・・・はんだボール、２
３・・・ＬＳＩチ・ノブ、２４・・・はんだバンプ、３
３・・・貫通孔。 代理人 弁理士 内 原 音 第７ 図 第７図 第１ 図
ぞれ本発明の第１及び第２の実施例の製造方法を説明す
るための工程順に示した断面図である。 １・・・シリコンウェーハ、２・・・第１のホトレジス
ト層、３・・・埋込み溝、４・・・熱酸化膜、５・・・
第１のバリア金属層、６・・・第２のホトレジスト層、
７゜７、・・・埋込配線、８・・・第２のバリア金属層
、９・・・第３のホトレジスト層、１０・・・第１の実
装配線、１１・・・第１の層間絶縁膜、１２・・・第１
の埋込みバリア層、１３・・・第３のバリア金属層、１
４・・・第４のホトレジスト層、１５・・・第２の実装
配線、１６・・・第２の層間絶縁膜、１７・・・第２の
埋込みバリア層、１８・・・電極金属層、１９・・・第
５のホトレジスト層、２０・・・実装基板、２１・・・
多層セラミ・ノクス基板、２２・・・はんだボール、２
３・・・ＬＳＩチ・ノブ、２４・・・はんだバンプ、３
３・・・貫通孔。 代理人 弁理士 内 原 音 第７ 図 第７図 第１ 図
Claims (1)
- シリコンウェーハの表面に設けられた層間絶縁膜に埋
込まれた埋込配線と該埋込配線の表面を絶縁保護する保
護膜を有し、前記埋込配線への電気的接続部が前記保護
膜表面と前記シリコンウェーハの裏面に露出する構造の
実装基板と該実装基板の裏面に露出する前記電気的接続
部に電気的に接続して取付けられる多層配線基板と、前
記実装基板の表面に露出する前記電気的接続部に電気的
に接続して取付けらるＬＳＩチップとを含むことを特徴
とする電子機器装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110995A JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110995A JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280328A true JPH01280328A (ja) | 1989-11-10 |
| JPH0727925B2 JPH0727925B2 (ja) | 1995-03-29 |
Family
ID=14549732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110995A Expired - Fee Related JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727925B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879492B2 (en) * | 2001-03-28 | 2005-04-12 | International Business Machines Corporation | Hyperbga buildup laminate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395637A (ja) * | 1986-10-13 | 1988-04-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-05-06 JP JP63110995A patent/JPH0727925B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395637A (ja) * | 1986-10-13 | 1988-04-26 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879492B2 (en) * | 2001-03-28 | 2005-04-12 | International Business Machines Corporation | Hyperbga buildup laminate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727925B2 (ja) | 1995-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |