JPH01279623A - インターフェイス回路 - Google Patents
インターフェイス回路Info
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- JPH01279623A JPH01279623A JP63109316A JP10931688A JPH01279623A JP H01279623 A JPH01279623 A JP H01279623A JP 63109316 A JP63109316 A JP 63109316A JP 10931688 A JP10931688 A JP 10931688A JP H01279623 A JPH01279623 A JP H01279623A
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- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的］
（産業上の利用分野ン
本発明はＭＯ８集積回路（ＩＣ）等とバイポーラＩＣと
のインターフェイス回路に関するもので、特に画像処理
用Ｄ−Ａ （７’ツタルーアナログ）コンバータに用い
られるものである。
のインターフェイス回路に関するもので、特に画像処理
用Ｄ−Ａ （７’ツタルーアナログ）コンバータに用い
られるものである。
（従来の技術）
通常、ＭＯＳ Ｉ ＣとバイポーラＩＣとをデジタル的
に接続する場合、ＭＯＳ Ｉ Ｃデジタル出力側は、第
３図のよりなＮチャネルＭＯ８）ランジスタＭ１とＰチ
ャＺ、ルＭＯ８トランジスタＭ２で構成されるいわゆる
ＣＭＯＳ回路ｌ出力であり、バイポーラＩＣの入力側は
、第３図のような回路２を用いる場合が多い。ここで回
路ｌは、例えば画像信号のデジタルデータＤＡ１が供給
されるＭＯＳ Ｉ Ｃデジタル出力部であり、回路２ば
、デジタル人力域シ込み部を構成するバイポーラＩＣデ
ジタル入力部であり、入力Ｎ１の伝達回路である。第３
図でＶＤＤＶｉ。
に接続する場合、ＭＯＳ Ｉ Ｃデジタル出力側は、第
３図のよりなＮチャネルＭＯ８）ランジスタＭ１とＰチ
ャＺ、ルＭＯ８トランジスタＭ２で構成されるいわゆる
ＣＭＯＳ回路ｌ出力であり、バイポーラＩＣの入力側は
、第３図のような回路２を用いる場合が多い。ここで回
路ｌは、例えば画像信号のデジタルデータＤＡ１が供給
されるＭＯＳ Ｉ Ｃデジタル出力部であり、回路２ば
、デジタル人力域シ込み部を構成するバイポーラＩＣデ
ジタル入力部であり、入力Ｎ１の伝達回路である。第３
図でＶＤＤＶｉ。
電源、Ｑｌ〜Ｑ７はバイポーラトランジスタ、Ｒ１−Ｒ
５は抵抗、工１は定電流源、ＯＵＴ １はＤ−Ａコンバ
ータへのデジタル出力である。この時入力端子Ｎ１点は
ＯｖからｖＤＤまでスイングする。
５は抵抗、工１は定電流源、ＯＵＴ １はＤ−Ａコンバ
ータへのデジタル出力である。この時入力端子Ｎ１点は
ＯｖからｖＤＤまでスイングする。
（発明が解決しようとする課題）
第４図は第３図の問題点を説明するためのＩＤＴＶ （
Ｉｍｐｒｏｖｅｄ Ｄｅｆｉｎｉｔｉｏｎ Ｔ Ｖ ）
の画像信号処理系で、１１ｉｊ：アンテナ後段のチュー
ナ、１２はビデオ信号（変調された信号ンをＡ−Ｄ変換
するＡ−Ｄコンバータ、１３は信号処理（Ｒ，Ｇ、Ｂに
分けたシ、画像情報をメモリにたくわえたｐ等）を行な
うプロセッサ、１４は入力Ｎ１点のデジタルデータをア
ナログ値に変換するＤ−Ａコンバータである。
Ｉｍｐｒｏｖｅｄ Ｄｅｆｉｎｉｔｉｏｎ Ｔ Ｖ ）
の画像信号処理系で、１１ｉｊ：アンテナ後段のチュー
ナ、１２はビデオ信号（変調された信号ンをＡ−Ｄ変換
するＡ−Ｄコンバータ、１３は信号処理（Ｒ，Ｇ、Ｂに
分けたシ、画像情報をメモリにたくわえたｐ等）を行な
うプロセッサ、１４は入力Ｎ１点のデジタルデータをア
ナログ値に変換するＤ−Ａコンバータである。
第４図のような画像信号処理系において、プロセッサ１
３とＤ−Ａコンバータ１４の接続点Ｎノ（第３図のＮ）
の個所に相当）の電圧振幅が第３図の場合のように大き
い（例えば約５Ｖ）と、その１８号の高調波がＴＶのチ
ューナ部１１に飛び込んで、画質が極端に劣化する場合
がめる。
３とＤ−Ａコンバータ１４の接続点Ｎノ（第３図のＮ）
の個所に相当）の電圧振幅が第３図の場合のように大き
い（例えば約５Ｖ）と、その１８号の高調波がＴＶのチ
ューナ部１１に飛び込んで、画質が極端に劣化する場合
がめる。
そこで本発明の目的は、上記従来技術で起こる画質の劣
化等を低減できるインターフェイス回路を提供するもの
である。
化等を低減できるインターフェイス回路を提供するもの
である。
「発明の構成」
（課題を解決するだめの手段と作用）
本発明は、入力端子が第１の抵抗の一端に接続さ７′し
、該第１の抵抗の他端がＮＰＮ ）ランジスタのエミッ
タに接続され、前記トランジスタのベースはある電位に
バイアスされ、前記トランジスタのコレクタに第２の抵
抗の一端及びダイオードのカソードが接続され、前記第
２の抵抗の他端及び前記ダイオードのアノードは電源に
接続されたことを特徴とするインターフェイス回路であ
る。
、該第１の抵抗の他端がＮＰＮ ）ランジスタのエミッ
タに接続され、前記トランジスタのベースはある電位に
バイアスされ、前記トランジスタのコレクタに第２の抵
抗の一端及びダイオードのカソードが接続され、前記第
２の抵抗の他端及び前記ダイオードのアノードは電源に
接続されたことを特徴とするインターフェイス回路であ
る。
即ち従来の問題点の画質の劣化を低減させるためには、
上記従来構成のＮ１点の電圧振幅を小さくし、尚調波の
発生を抑えてやればよい。そのためにバイポーラ入力回
路を、例えば上記Ｎ１点の電位が大きく振れなくとも、
止しくデジタルデータの受は渡しが行なえるようにした
ものである。
上記従来構成のＮ１点の電圧振幅を小さくし、尚調波の
発生を抑えてやればよい。そのためにバイポーラ入力回
路を、例えば上記Ｎ１点の電位が大きく振れなくとも、
止しくデジタルデータの受は渡しが行なえるようにした
ものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは前記従来例とも
対応するので、対応個所には同一文字を用いている。図
示される如く入力端子Ｎノが抵抗Ｒ１１（例えばｌｋΩ
）の一端に接続され、この抵抗Ｒ１１の他端がＮＰＮ
）ランジスタＱｌｌのエミッタに接続され、トランジス
タＱｌｌのベースは、電圧分割抵抗Ｒ１２（例えば３３
にΩ）。
図は同実施例の回路図であるが、これは前記従来例とも
対応するので、対応個所には同一文字を用いている。図
示される如く入力端子Ｎノが抵抗Ｒ１１（例えばｌｋΩ
）の一端に接続され、この抵抗Ｒ１１の他端がＮＰＮ
）ランジスタＱｌｌのエミッタに接続され、トランジス
タＱｌｌのベースは、電圧分割抵抗Ｒ１２（例えば３３
にΩ）。
Ｒ１３（例えば１．７にΩ）の直列接続点ＮＺに接続さ
れ、トランジスタＱｌｌのコレクタは抵抗Ｒ１４（例え
ば７００Ω）の一端及びダイオードＤノのカソードに接
続され、抵抗Ｒ１４の他端及びダイオードＤＩのアノー
ドは電源ＶＤＤ（例えば５Ｖ）に接続されている。
れ、トランジスタＱｌｌのコレクタは抵抗Ｒ１４（例え
ば７００Ω）の一端及びダイオードＤノのカソードに接
続され、抵抗Ｒ１４の他端及びダイオードＤＩのアノー
ドは電源ＶＤＤ（例えば５Ｖ）に接続されている。
ＭＯＳ Ｉ Ｃのデジタル出力を、ＮチャネルｙｊＤＳ
トランジスタＭｌｌによるオープントレイン出力とし、
これを入力端子Ｎノに接続する。トランジスタＭｌｌの
ソースは接地し、ダートには上記デジタル出力ＤＡＩを
入力する。
トランジスタＭｌｌによるオープントレイン出力とし、
これを入力端子Ｎノに接続する。トランジスタＭｌｌの
ソースは接地し、ダートには上記デジタル出力ＤＡＩを
入力する。
ｉ１図のインターフェイス回路において、ＤＡ７入力端
が低レベルの時、トランジスタＱｌｌにははとんど電流
が流れないから、ノードＮ３の電位は略ｖＤＤ（＝５ｖ
）になる。その時入力端Ｎノの電位は、トランジスタＱ
ｌｌのベース電位部チ１．７ＶからトランジスタＱｌｌ
のベース・エミッタ間電圧■□だけ降下した１ｖとなる
。データＤＡＩの入力端の電位が上昇すると、トランジ
スタＭｌｌは次第に導通状態になシ、入力端Ｎ１の電位
が０．５Ｖとなった時、トランジスタＱｌｌにはの電流
が流れ、ノードＮ３の電位は ＶＤＤ−Ｒ１４Ｘ５００［μＡ ］ ＝ ５［Ｖ］−７００［Ω］Ｘ５００［μＡコ＝４．
６５［Ｖ］ となる。ＤＡＩ入力端の電位が更に上昇すると、入力端
Ｎノの電位は略Ｏｖとなシ、トランジスタＱｌｌには１
ｍＡの電流が流れるが、ノードＮ３の電位は、ダイオ
ードＤノの順方向電圧Ｖ、 （ＪＬ Ｏ，ハリでクラン
プされ、 ■ＤＤ−ＶＦ＝５−０．７＝４．３［Ｖ］となる。即ち
ノードＮ３の電位は、４．３ｖから５ｖ−ｔで変化し、
その中間（＝４．６５Ｖ）Ｉｃスレッショルド電圧をも
つような回路を第１図の出力端ＯＵＴ ２の後段に付け
てやれば、入力ＤＡ１からのデータをパイボーンＩＣ内
に正しく取り込むことができる。この時インターフェイ
ス部Ｎｌの電位はＯｖから１ｖまでしかスイングしない
。従って従来問題となった高調波を低減できるものであ
る。
が低レベルの時、トランジスタＱｌｌにははとんど電流
が流れないから、ノードＮ３の電位は略ｖＤＤ（＝５ｖ
）になる。その時入力端Ｎノの電位は、トランジスタＱ
ｌｌのベース電位部チ１．７ＶからトランジスタＱｌｌ
のベース・エミッタ間電圧■□だけ降下した１ｖとなる
。データＤＡＩの入力端の電位が上昇すると、トランジ
スタＭｌｌは次第に導通状態になシ、入力端Ｎ１の電位
が０．５Ｖとなった時、トランジスタＱｌｌにはの電流
が流れ、ノードＮ３の電位は ＶＤＤ−Ｒ１４Ｘ５００［μＡ ］ ＝ ５［Ｖ］−７００［Ω］Ｘ５００［μＡコ＝４．
６５［Ｖ］ となる。ＤＡＩ入力端の電位が更に上昇すると、入力端
Ｎノの電位は略Ｏｖとなシ、トランジスタＱｌｌには１
ｍＡの電流が流れるが、ノードＮ３の電位は、ダイオ
ードＤノの順方向電圧Ｖ、 （ＪＬ Ｏ，ハリでクラン
プされ、 ■ＤＤ−ＶＦ＝５−０．７＝４．３［Ｖ］となる。即ち
ノードＮ３の電位は、４．３ｖから５ｖ−ｔで変化し、
その中間（＝４．６５Ｖ）Ｉｃスレッショルド電圧をも
つような回路を第１図の出力端ＯＵＴ ２の後段に付け
てやれば、入力ＤＡ１からのデータをパイボーンＩＣ内
に正しく取り込むことができる。この時インターフェイ
ス部Ｎｌの電位はＯｖから１ｖまでしかスイングしない
。従って従来問題となった高調波を低減できるものであ
る。
上記第１図の回路ではトランジスタＱｌｌがカントオフ
する状態があシ、その結果ビットレートの速い信号に追
従できない場合がある。それは、トランジスタＱｌｌＯ
糸路に付ずいする寄生容量に起因し、トランジスタＱｌ
ｌのオン、オン切多換えに時間がかかるからである。こ
れに対し第２図の回路では、抵抗Ｒ２１（例えば５にΩ
ンをトランジスタＱｌｌのエミッタと接地間に設け、ト
ランジスタＱｌｌが完全にオフしないようにして、常時
電流を流すことにより、トランジスタＱｌｌのオン、オ
フ切シ換えのスピードアップ化をはかれるものである。
する状態があシ、その結果ビットレートの速い信号に追
従できない場合がある。それは、トランジスタＱｌｌＯ
糸路に付ずいする寄生容量に起因し、トランジスタＱｌ
ｌのオン、オン切多換えに時間がかかるからである。こ
れに対し第２図の回路では、抵抗Ｒ２１（例えば５にΩ
ンをトランジスタＱｌｌのエミッタと接地間に設け、ト
ランジスタＱｌｌが完全にオフしないようにして、常時
電流を流すことにより、トランジスタＱｌｌのオン、オ
フ切シ換えのスピードアップ化をはかれるものである。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例でＦｉＭＯ８のオープンドレインと
バイポーラのインターフェイス回路とり、ｆｃ７５１、
バイポーラのオープンコレクタ回路ドパイボ〜うＩＣと
のインターフェイス回路忙適用しても同様の効果が得ら
れる。また本発明のインターフェイス回路は、前段に、
第３図の如きＣＭＯ８回路１があり、これとのインター
フェイスをしたシ、バイポーラＩＣのＴＴＬ出力とのイ
ンターフェイスをする等のこともできる。ただこの場合
インターフェイス部での信号スイングが犬となるため、
前述の高調波低減効果は得られないが、インターフェイ
ス効果は得られる。
ある。例えば実施例でＦｉＭＯ８のオープンドレインと
バイポーラのインターフェイス回路とり、ｆｃ７５１、
バイポーラのオープンコレクタ回路ドパイボ〜うＩＣと
のインターフェイス回路忙適用しても同様の効果が得ら
れる。また本発明のインターフェイス回路は、前段に、
第３図の如きＣＭＯ８回路１があり、これとのインター
フェイスをしたシ、バイポーラＩＣのＴＴＬ出力とのイ
ンターフェイスをする等のこともできる。ただこの場合
インターフェイス部での信号スイングが犬となるため、
前述の高調波低減効果は得られないが、インターフェイ
ス効果は得られる。
［発明の効果］
ＩＤＴＶのように、デジタルＩＣとアナログＩＣがシス
テム内忙混在し、アナログ信号をＡ−Ｄ変換してデジタ
ル信号にし、それをプロセッシングした後、Ｄ−Ａ変換
してアナログ信号に直し、視聴覚に訴えるというシステ
ムの場合、プロセッシングＩＣのデジタルデータ出力の
振幅が大きいと、その高−波がアナ・グＩＣに悪影響を
及ぼし、システム特性が劣化する等の場合がある。それ
を避けるためデジタルガータ出力振幅を小さくし、デー
タのインターフェイスを正しくとれる等の利点を有した
インターフェイス回路が提供できるものである。
テム内忙混在し、アナログ信号をＡ−Ｄ変換してデジタ
ル信号にし、それをプロセッシングした後、Ｄ−Ａ変換
してアナログ信号に直し、視聴覚に訴えるというシステ
ムの場合、プロセッシングＩＣのデジタルデータ出力の
振幅が大きいと、その高−波がアナ・グＩＣに悪影響を
及ぼし、システム特性が劣化する等の場合がある。それ
を避けるためデジタルガータ出力振幅を小さくし、デー
タのインターフェイスを正しくとれる等の利点を有した
インターフェイス回路が提供できるものである。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来のインターフェイス
回路図、第４図はインターフェイス回路を含む画像信号
処理系のブロック図である。 Ｍｌｌ・・・Ｎチャネルトランジスタ、Ｑｌｌ・・・Ｎ
ＰＮ ）ランジスタ、Ｄｌ・・・ダイオード、Ｒ１１〜
Ｒ１４・・・抵抗、ＶＤＤ・・・電源、Ｎ１・・・入力
端子、Ｎ２．Ｎ３・・・ノート１゜ 出願人代理人 弁理士 鈴 江 武 診ｉ ＝Ｈ］
他の実施例の回路図、第３図は従来のインターフェイス
回路図、第４図はインターフェイス回路を含む画像信号
処理系のブロック図である。 Ｍｌｌ・・・Ｎチャネルトランジスタ、Ｑｌｌ・・・Ｎ
ＰＮ ）ランジスタ、Ｄｌ・・・ダイオード、Ｒ１１〜
Ｒ１４・・・抵抗、ＶＤＤ・・・電源、Ｎ１・・・入力
端子、Ｎ２．Ｎ３・・・ノート１゜ 出願人代理人 弁理士 鈴 江 武 診ｉ ＝Ｈ］
Claims (3)
- （１）入力端子が第１の抵抗の一端に接続され、該第１
の抵抗の他端がＮＰＮトランジスタのエミッタに接続さ
れ、前記トランジスタのベースはある電位にバイアスさ
れ、前記トランジスタのコレクタに第２の抵抗の一端及
びダイオードのカソードが接続され、前記第２の抵抗の
他端及び前記ダイオードのアノードは電源に接続された
ことを特徴とするインターフェイス回路。 - （２）前記ＮＰＮトランジスタのエミッタを接地に接続
したことを特徴とする請求項１に記載のインターフェイ
ス回路。 - （３）前記入力端子にＭＯＳトランジスタのオープンド
レインまたはバイポーラトランジスタのオープンコレク
タ回路が接続されることを特徴とする請求項１に記載の
インターフェイス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109316A JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
| US07/343,203 US5072139A (en) | 1988-05-02 | 1989-04-26 | Interface circuit preventing noise generated between integrated circuits |
| EP89107928A EP0340720B1 (en) | 1988-05-02 | 1989-05-02 | Interface circuit |
| DE68924299T DE68924299T2 (de) | 1988-05-02 | 1989-05-02 | Schnittstellenschaltung. |
| KR1019890005908A KR920004343B1 (ko) | 1988-05-02 | 1989-05-02 | 인터페이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109316A JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279623A true JPH01279623A (ja) | 1989-11-09 |
| JP2583570B2 JP2583570B2 (ja) | 1997-02-19 |
Family
ID=14507124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109316A Expired - Fee Related JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5072139A (ja) |
| EP (1) | EP0340720B1 (ja) |
| JP (1) | JP2583570B2 (ja) |
| KR (1) | KR920004343B1 (ja) |
| DE (1) | DE68924299T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301920A (ja) * | 1991-03-29 | 1992-10-26 | Hitachi Ltd | 半導体集積回路装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| EP0432280A1 (de) * | 1989-12-04 | 1991-06-19 | Siemens Aktiengesellschaft | Schnittstelle zwischen zwei an unterschiedlichen Betriebsspannungen betriebenen elektrischen Schaltungen |
| DE10317213A1 (de) * | 2003-04-15 | 2004-11-04 | Robert Bosch Gmbh | Pegelwandler |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215122A (ja) * | 1983-05-23 | 1984-12-05 | Fujitsu Ltd | トランジスタ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3411017A (en) * | 1965-03-30 | 1968-11-12 | Army Usa | Signal slicer circuit |
| US3348068A (en) * | 1965-04-29 | 1967-10-17 | Bell Telephone Labor Inc | Threshold discriminator and zerocrossing detector |
| JPS56106427A (en) * | 1980-01-25 | 1981-08-24 | Mitsubishi Electric Corp | Transister logical circuit |
| JPH0720059B2 (ja) * | 1984-05-23 | 1995-03-06 | 株式会社日立製作所 | トランジスタ回路 |
| EP0329793B1 (en) * | 1987-07-29 | 1995-10-25 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
-
1988
- 1988-05-02 JP JP63109316A patent/JP2583570B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-26 US US07/343,203 patent/US5072139A/en not_active Expired - Lifetime
- 1989-05-02 DE DE68924299T patent/DE68924299T2/de not_active Expired - Fee Related
- 1989-05-02 EP EP89107928A patent/EP0340720B1/en not_active Expired - Lifetime
- 1989-05-02 KR KR1019890005908A patent/KR920004343B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215122A (ja) * | 1983-05-23 | 1984-12-05 | Fujitsu Ltd | トランジスタ回路 |
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|---|---|---|---|---|
| JPH04301920A (ja) * | 1991-03-29 | 1992-10-26 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5072139A (en) | 1991-12-10 |
| DE68924299D1 (de) | 1995-10-26 |
| EP0340720A3 (en) | 1990-03-28 |
| DE68924299T2 (de) | 1996-04-04 |
| EP0340720A2 (en) | 1989-11-08 |
| KR920004343B1 (ko) | 1992-06-01 |
| EP0340720B1 (en) | 1995-09-20 |
| JP2583570B2 (ja) | 1997-02-19 |
| KR890017884A (ko) | 1989-12-18 |
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