JPH01279557A - 電子放出素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、冷陰極型の電子放出素子に関するものである
。

［従来の技術］ 従来、簡単な構造で電子の放出が得られる素子として、
例えば、エム　アイ　エリンソン（Ｍ、　Ｉ。

Ｅｌｉｎｓｏｎ）等によって発表された冷陰極素子が知
られている。［ラジオ　エンジニアリング　エレクトロ
ン　フィシ４−／ス（Ｒａｄｉｏ　Ｅｎｇ、　Ｅｌｅｃ
ｔｒｏｎ。

Ｐｈ７ｇ、）第１Ｏ巻、　１２９０　Ｎ１２９６頁、　
１９６５年］これは、基板上に形成された小面積の薄膜
に、膜面に平行に電流を流すことにより、電子放出が生
ずる現象を利用するもので、一般には表面伝導層放出素
子と呼ばれている。

この表面伝導層放出素子としては、前記エリンソン等に
より開発された５ｎＯｚ（Ｓｂ）ｔｉＩ膜を用いたもの
、Ａｕ’ｆｉ膜によるもの［ジー・ディトマー“スイン
　ソリド　フィルムス”　　（Ｇ、　Ｄｉｔｔｍｅｒ：
“Ｔｈ１ｎ　５ｏｌｉｄ　Ｆｉｌｓ＋ｓ″）、９巻、３
１７頁、　（１９７２年月、ＩＴＯ薄膜によるもの［エ
ム　ハートウェルアンド　シー　ジー　フォンスタッド
“アイイーイー　イー　トランス”イー　デイ−コン７
　（Ｍ、　Ｈａｒｔｗｅｌｌ　ａｎｄ　Ｃ，Ｇ、　Ｆｏ
ｎｓｔａｄ：　　“ＩＥＥＥＴｒａｎｓ、　ＥＤ　Ｃａ
ｎｔ、　”　）　５１９頁、　　（１９７５年）］、カ
ーボンｆＩ膜によるもの［荒木久他：“真空”。

第２６巻、第１号、２２頁、　（１９８３年）］などが
報告されている。

これらの表面伝導層放出素子の典型的な素子構成を第４
図に示す、同図において、■および２は電気的接続を得
る為の電極、３は電子放出材料で形成される薄膜、４は
基板、５は電子放出部を示す。

従来、これらの表面伝導形放出素子に於ては、電子放出
を行なう前にあらかじめフォーミングと呼ばれる通電加
熱処理によって電子放出部を形成する。即ち、前記電極
１と電極２の間に電圧を印加する事により、薄膜３に通
電し、これにより発生するジュール熱で薄膜３を局所的
に破壊、変形もしくは変質せしめ、電気的に高抵抗な状
態にした電子放出部５を形成することにより電子放出機
能を得ている。

［発明が解決しようとしている課題］ しかしながら、従来の表面伝導形放出素子においては、
第４図に示す如く、ネック形状の薄膜３内に電子放出部
５が形成され、該電子放出部５が電子の放出位置となっ
ているが、実際の電子放出部の大きさは０．５〜４１幅
程度といわれており、極めて微細な範囲であると共に、
形成される電子放出部５の通電方向に対する位置は、薄
膜の作成条件やフォーミングの微妙な条件などによって
素子毎にばらつきが生じ、正確に制御することは困難で
あった・ この様な電子放出部分の位置のばらつきは、電子放出素
子として応用する場合、電子の制御系に過大な負荷とな
り、その応用を妨げる要因となっている。

他方、従来の表面伝導形放出素子のネック形状の薄膜の
サイズは、幅および長さは共に０．１〜０．５ａ＋ｍ程
度であり、電子放出部の位置精度は、この薄膜サイズに
より決定されていた。即ち、通電方向のネック形状の薄
膜のサイズを微細化する二とによって、電子放出部の位
置のばらつきを小さくすることは一応可能である。しか
しながら、その反面、電極間の距離が小さくなることに
よって短絡等の欠陥の著しい増大を招き、またフォーミ
ング時の消費電力が増加する等の様々な問題を生じるた
めに、薄膜のサイズを微細化した素子の製造は、事実上
行われていない現状である。

本発明の目的は、この様な従来の欠点を解決し、薄膜（
例えば、ネック形状）の所望の位置に精度良く電子放出
部を形成することを可能とし。

素子設計、製造プロセスの自由度を増し、さらにフォー
ミングに要するエネルギーを軽減することができる電子
放出素子を提供するものである。

［課題を解決するための手段］ 本発明は、電子放出部を有する薄膜と電極が基板上に設
けられ電極間に電流を流すことによって電子を放出する
電子放出素子において、基板が段差部を有する基板であ
って、この基板の段差部上面及び下面上に、段差部を覆
うようにＳ膜を連続膜として設けたことを特徴とするも
のである。

ここで、「段差部を有する基板」とは、後に詳述するよ
うに、平坦な基板上に段差形成材を設けることによって
段差部の形成された場合の他、基板自体を表面加工して
段差部を形成した場合がある。

以下、本発明を図に基づいて詳細に説明する。

第１図（ａ）〜（ｄ）は、本発明の電子放出素子の製造
方法の一例を示す工程図であり、第２図は本発明の電子
放出素子の一例を示す平面図である。

電子放出素子を作製するには、まず、基板４上に絶縁性
膜をパターニングすることによって段差形成材７を形成
する（第１図（ａ）参照）。

次に、電子放出材料からなる薄膜３を段差形成材７の段
差部を覆うように堆積、形成する（第１図（ｂ）参照）
。

この時、段差部で・の薄膜３は、真空堆積法や液体コー
ティング法による成膜方法では、平坦部に比べその膜厚
が薄くなるのが一般的である。従って、通電処理の際に
他の薄膜部に比べ段差部６の薄膜３は、変化しゃすい膜
質であり、フォーミングされやすい部分となる。

次いで、この薄１８Ｉ３の両端に導電性金属を堆積、形
成することによって電極１．２を形成する（第１図（Ｃ
）参照）、但し、電極１．２は電子放出のため外部より
印加する電圧の電気的接続を良好とするためのものであ
って、次のフォーミング工程を大きく左右するものでは
ない、これは後述するように本発明によればフォーミン
グに要する電力量を小さくすることができ、従来のよう
に電極形状によるフォーミング時におけるジュール熱の
発生位置や材料の熱伝導、熱膨張等をあまり考慮しなく
ても良好なフォーミング処理がなされるためである。

その後、電極１．２間に通電処理を施すと１段差部６に
おける薄膜３がフォーミングされ電子放出部５が形成さ
れて電子放出素子を得ることができる（第１図（ｄ）参
照）。

本発明において段差部を形成するには、第１図で示した
様に絶縁膜層を用いる場合の他に、第３図で示す様に基
板８の表面自体をフォトリンエツチング法等によって加
工して段差部を得ることもでき、この上へ第１図（ｂ）
〜（ｄ）の方法によって電子放出部５を形成することが
できる。

段差部は、薄膜のうち電子放出部を形成しようとする所
望の位置に前もって設けておけばよい。

また段差部の基板面方向形状はフォトリソエツチング法
等によるため、微細でかつ自由な形状の段差部が形成で
きる。従って複数の電子放出部を微細でかつ基板面方向
に関して自由な形状で形成することができる。

また電子放出部が段差部側面の薄膜のフォーミングによ
って得られる構造であるため、段差部高さと′ｆＪ膜厚
みを調整することによって段差部側面の薄膜部の領域を
非常に狭くすることができる。

例えば、段差形成材と薄膜を真空堆積法で形成すると、
その膜厚は数十Ａ単位で制御することも容易であり、段
差部側面の薄膜部領域を数１００　Ａ程度に狭くするこ
とも可能となる。よって段差部側面のｆＪＮ部をフォー
ミング処理することによって得られる電子放出部も数１
００Ａ程度まで領域を狭くすることが可能となり、かつ
、精度良く制御することができるようになる。

また、実際にフォーミング処理される領域が限定、微細
化されることによって従来に比ベフォーミングに要する
エネルギーを軽減することもできる。従ってフォーミン
グ処理される＠膜は、比較的高融点な材料や低抵抗でな
い材料でも、従来例に比べ発熱による基板の割れや薄膜
の剥離を心配せず、容易にフォーミング処理することが
できる。

本発明において、電子放出部を形成する薄膜の材料とし
ては、特に限定することなく通常使用されている広範囲
のものを用いることができ、例えば、　５ｎ０２．　Ｉ
ｎ２Ｏ３，ＰｂＯ等の金属酸化物、Ａｕ、　Ａｇ等の金
属、カーボン、その他各種の半導体などいずれも使用可
能である。

薄膜の膜厚は１通常の表面伝導形放出素子に用いられて
いる厚さであればよく、その具体例を示すと、使用され
る材料の種類により異なるが、通常０．０１〜５ｐｍ、
好ましくは０．０１〜２１である。

また、電極部材としては、特に限定することなく通常使
用されている広範囲のものを用いることができ、例えば
、Ｘｉ、　Ｐｔ、　ＡＩ！、　Ｃｕ、　Ａｕ等の通常の
金属やその他の導電性部材を使用することができる。

さらに段差形成材としては特に限定することなく通常使
用されている高抵抗の絶縁性材料であればよく、例えば
、ガラス、　５ｉ０２．５ｉ３Ｎａ　、　ＭｇＯ。

Ｔ　ｉ０２　、　ＡＲ２０３等を使用することができる
。

段差形成材の膜厚は、段差上に堆積する薄膜の膜厚及び
成膜法によって調整する必要があり、通常、段差部上の
薄膜が、電気的に断線せず、かつ、段差部上の薄膜膜厚
が他部分の薄膜膜厚に比べ薄くなるかまたは膜質が変化
することが必要である。−膜内に段差形成材の膜厚すな
わち段差部高さは、堆積する薄膜の１／３から３倍程度
が好ましい。

［実施例］ 実施例１ 第１図（ａ）〜（ｄ）の工程図に示す製造工程により、
第２図に示す本発明の電子放出素子を製造した。

まず、厚み約ｌａｍの清浄な石英ガラス基板上に、プラ
ズマＣｖＤ法により５ｉ３ｅ４（窒化シリコン）薄膜を
１００ＯＡの厚みで堆積し、フォトリソエツチング法に
よってパターニングしてｍ１図（ａ）と第２図に示す形
状とし、段差形成材７を設けた。

次に、該基板上にマスクＥＢ蒸着法によって、第２図に
示す形状でＡｕの薄膜を５００Ａの厚みで形成した。こ
の際、薄膜の形状を第２図に示すρ＝２　ａｍ　、　ｗ
　＝　Ｏ’、３ｍｍとした（第１図（ｂ）参照）、第１
図（ｂ）及び第２図において薄膜３のくびれたネック状
の部分と段差形成材７のパターン端部の　、交差する部
分が、薄膜３の段差部６となる。また、薄膜３は段差部
６を覆う様に堆積されており、段差部での電気的導通は
保たれている。

次いで、ネック形状の薄Ｉ！！３に重ならないようにマ
スクＥＢ蒸着法により厚み５０ＡのＯｒ（クロム）の下
敷層上に厚み１００ＯＡの１にッケル）を積層して電極
１．２を形成した（第１図（Ｃ）参照）。

この様にして形成された素子を真空容器中で。

電極１．２に約２ｖの電圧を印加して通電加熱し、フォ
ーミング処理を行なった。フォーミング処理に要した消
費電力は０．２Ｗ程度であった。

フォーミング処理後電子顕微鏡で観察したところ、段差
部６の部分に電子放出部と認められる局所的な変形が観
察された。

これらの素子の電子放出特性を測定した結果、放出電流
１ｅ＝０．５．Ａ　、放出効率α（膜内電流に対する放
出電流の比）＝ＩＸ１０−４の電子放出が得られた。

以上の様な工程において作製された素子は１段差形成材
７と基板４のフォトリソエツチング時に選択エツチング
が可能であり１段差部の高さを左右する要因が、エツチ
ング深さの制御ではなく、段差形成材７の堆積厚みの制
御で決定される０本実施例は前述したように一般に真空
堆積法による堆積膜厚は、数１０Ａ単位の高精度で制御
できる。

よって、電極１．２の堆積制御精度が高いこともあり、
電子放出部の領域を非常に狭くしても制御が可能な製造
方法という特長を有している。

また、本実施例の段差形成材としてプラズマＣＶＤによ
る５ｉ３Ｎａ膜を用いたが、別の方法として５ｉ０２の
液体コーテイング材（例えば東京応化工業社ｇ　ｏｃｏ
）をスピンナーにより基板４上にコーティングし、４０
０℃以上の温度でｌｈｒ程度焼成することにより、膜厚
の制御されたＳｉ０？膜を得ることができる。これを段
差形成材７として使用した電子放出素子でも前述と同様
な電子放出する素子を得ることができた。

実施例２ 実施例１の様な段差形成材を用Ｉ／蔦ずに、第３図に示
す様に基板８自体の基板表面を加工し段差部を形成し、
電子放出素子を製造した。

即ち、まず厚み約ｌＩＩｍの清浄な石英ガラス基板上に
フォトレジストをパターニングした。この石英基板をフ
ッ酸水溶液でエツチングした。エツチング深さは、はぼ
１００ＯＡとした。この後フォトレジストを剥離し、こ
のエツチング残り部を段差部として用いた。そして、実
施例１と同様にして電子放出素子を作製し、電子放出特
性を測定した結果、同様な特性を発揮するものであった
。

この製造方法では、段差形成材を形成する工程がないた
めに、製造工程が簡易化することができるという特長を
有している。

［発明の効果］ 以上説明した様に、本発明の電子放出素子は、基板上の
段差形状及び段差高さと、そこに堆積する薄膜の形状と
膜厚によって、フォーミング位置を特定し電子放出部の
位置及び領域を制御することにより、従来制御困難であ
った通電方向に対する電子放出部の位置及び領域を極め
て精度良く、また再現性良く制御して形成することがで
きる。

また従来の薄膜のネック部自身を微細化して電子放出部
の位置及び領域を制御するものとは異なり、素子の製造
を不安定にすることが無い、従って素子設計、製造プロ
セス設計の選択の幅を大幅に広げることができる。

さらに、膜厚を高精度に制御できる真空堆積法によって
電子放出部の領域を制御すれば、放出領域となる部分を
非常に狭く限定することができる。よってフォーミング
時に要するエネルギーを軽減することができるために、
従来の方法に比べ薄膜材料の選択の幅を広げることがで
きる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の電子放出素子を製造す
るための工程図、第２図は本発明の電子放出素子の一例
を示す平面図、第３図は本発明の別の一例を示す断面図
、第４図は従来の電子放出素子の平面図である。

Claims (1)

【特許請求の範囲】
1. 電子放出部を有する薄膜と電極が基板上に設けられ電極
   間に電流を流すことによって電子を放出する電子放出素
   子において、基板が段差部を有する基板であって、この
   基板の段差部上面及び下面上に、段差部を覆うように薄
   膜を連続膜として設けたことを特徴とする電子放出素子
   。