JP2622838B2 - 電子放出素子の製造方法 - Google Patents
電子放出素子の製造方法Info
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- JP2622838B2 JP2622838B2 JP13137087A JP13137087A JP2622838B2 JP 2622838 B2 JP2622838 B2 JP 2622838B2 JP 13137087 A JP13137087 A JP 13137087A JP 13137087 A JP13137087 A JP 13137087A JP 2622838 B2 JP2622838 B2 JP 2622838B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、冷陰極型の電子放出素子の製造方法に関す
るものである。
るものである。
［従来の技術］ 従来、簡単な構造で電子の放出が得られる素子とし
て、例えば、エム アイ エリンソン（M.I.Elinson）
等によって発表された冷陰極素子が知られている。［ラ
ジオ エンジニアリング エレクトロン フィジィッス
（Radio Eng.Electron.Phys.）第10巻,1290〜1296頁,1
965年］ これは、基板上に形成された小面積の薄膜に、膜面に
平行に電流を流すことにより、電子放出が生ずる現象を
利用するもので、一般には表面伝導型放出素子と呼ばれ
ている。
て、例えば、エム アイ エリンソン（M.I.Elinson）
等によって発表された冷陰極素子が知られている。［ラ
ジオ エンジニアリング エレクトロン フィジィッス
（Radio Eng.Electron.Phys.）第10巻,1290〜1296頁,1
965年］ これは、基板上に形成された小面積の薄膜に、膜面に
平行に電流を流すことにより、電子放出が生ずる現象を
利用するもので、一般には表面伝導型放出素子と呼ばれ
ている。
この表面伝導型放出素子としては、前記エリンソン等
により開発されたSnO2（Sb）薄膜を用いたもの、Au薄膜
によるもの［ジー・ディトマー“スイン ソリド フィ
ルムス”（G.Dittmer:“Thin Solid Films"）,9巻,31
7頁，（1972年）］、ITO薄膜によるもの［エム ハート
ウェル アンド シー ジー フォンスタッド“アイ
イー イー イー トランス” イー ディー コンフ
（M.Hartwell and C.G.Fonstad:“IEEE Trans.ED C
onf."）519頁，（1975年）］、カーボン薄膜によるもの
［荒木久他：“真空",第26巻，第１号,22頁，（1983
年）］などが報告されている。
により開発されたSnO2（Sb）薄膜を用いたもの、Au薄膜
によるもの［ジー・ディトマー“スイン ソリド フィ
ルムス”（G.Dittmer:“Thin Solid Films"）,9巻,31
7頁，（1972年）］、ITO薄膜によるもの［エム ハート
ウェル アンド シー ジー フォンスタッド“アイ
イー イー イー トランス” イー ディー コンフ
（M.Hartwell and C.G.Fonstad:“IEEE Trans.ED C
onf."）519頁，（1975年）］、カーボン薄膜によるもの
［荒木久他：“真空",第26巻，第１号,22頁，（1983
年）］などが報告されている。
これらの表面伝導型放出素子の典型的な素子構成を第
３図に示す。同第３図において、１および２は電気的接
続を得る為の電極、３は電子放出材料で形成される薄
膜、４は基板、５は電子放出部を示す。
３図に示す。同第３図において、１および２は電気的接
続を得る為の電極、３は電子放出材料で形成される薄
膜、４は基板、５は電子放出部を示す。
従来、これらの表面伝導型放出素子に於ては、電子放
出を行なう前にあらかじめフォーミングと呼ばれる通電
処理によって電子放出部を形成する。即ち、前記電極１
と電極２の間に電圧を印加する事により、薄膜３に通電
し、これにより発生するジュール熱で薄膜３を局所的に
破壊，変形もしくは変質せしめ、電気的に高抵抗な状態
にした電子放出部５を形成することにより電子放出機能
を得ている。
出を行なう前にあらかじめフォーミングと呼ばれる通電
処理によって電子放出部を形成する。即ち、前記電極１
と電極２の間に電圧を印加する事により、薄膜３に通電
し、これにより発生するジュール熱で薄膜３を局所的に
破壊，変形もしくは変質せしめ、電気的に高抵抗な状態
にした電子放出部５を形成することにより電子放出機能
を得ている。
［発明が解決しようとする問題点］ しかしながら、従来の表面伝導型放出素子において
は、第３図に示す如く、ネック形状の薄膜３内に電子放
出部５が形成され、該電子放出部５が電子の放出位置と
なっているが、実際の電子放出部の大きさは0.5〜４μ
ｍ幅程度といわれており、極めて微細な範囲であると共
に形成される電子放出部５の通電方向に対する位置は、
薄膜の作成条件やフォーミングの微妙な条件などによっ
て素子毎にばらつきが生じ、正確に制御することは困難
であった。
は、第３図に示す如く、ネック形状の薄膜３内に電子放
出部５が形成され、該電子放出部５が電子の放出位置と
なっているが、実際の電子放出部の大きさは0.5〜４μ
ｍ幅程度といわれており、極めて微細な範囲であると共
に形成される電子放出部５の通電方向に対する位置は、
薄膜の作成条件やフォーミングの微妙な条件などによっ
て素子毎にばらつきが生じ、正確に制御することは困難
であった。
この様な電子放出部分の位置のばらつきは、電子放出
素子として応用する場合、電子の制御系に過大な負荷と
なり、その応用を妨げる要因となっている。
素子として応用する場合、電子の制御系に過大な負荷と
なり、その応用を妨げる要因となっている。
他方、従来の表面伝導型放出素子のネック形状の薄膜
のサイズは、幅および長さは共に0.1〜0.5mm程度であ
り、電子放出部の位置精度は、この薄膜サイズにより決
定されていた。即ち、通電方向のネック形状の薄膜のサ
イズを微細化することによって、電子放出部の位置のば
らつきを小さくすることは一応可能である。しかしなが
ら、その反面、電極間の距離が小さくなることによって
短絡等の欠陥の著しい増大をまねき、またフォーミング
時の消費電力が増加する等の様々な問題を生じるため
に、薄膜のサイズを微細化した素子の製造は、事実上行
われていない現状である。
のサイズは、幅および長さは共に0.1〜0.5mm程度であ
り、電子放出部の位置精度は、この薄膜サイズにより決
定されていた。即ち、通電方向のネック形状の薄膜のサ
イズを微細化することによって、電子放出部の位置のば
らつきを小さくすることは一応可能である。しかしなが
ら、その反面、電極間の距離が小さくなることによって
短絡等の欠陥の著しい増大をまねき、またフォーミング
時の消費電力が増加する等の様々な問題を生じるため
に、薄膜のサイズを微細化した素子の製造は、事実上行
われていない現状である。
本発明の目的は、この様な従来の欠点を解決し、薄膜
（例えば、ネック形状）の所望の位置に精度良く電子放
出部を形成することを可能とし、素子設計、製造プロセ
スの自由度を増し、さらにフォーミングに要するエネル
ギーを軽減することができる電子放出素子の製造方法を
提供するものである。
（例えば、ネック形状）の所望の位置に精度良く電子放
出部を形成することを可能とし、素子設計、製造プロセ
スの自由度を増し、さらにフォーミングに要するエネル
ギーを軽減することができる電子放出素子の製造方法を
提供するものである。
［問題点を解決するための手段］ すなわち、本発明は、電極間に、電子放出部を有する
薄膜を備えた電子放出素子の製造方法において、該薄膜
の一部の領域であって、かつ該電極の並ぶ方向に長さが
４μｍ以下の領域をその膜厚を薄くすることにより高抵
抗化した後、該薄膜に通電処理を行い該領域内に該電子
放出部を形成する工程を有することを特徴とする電子放
出素子の製造方法である。
薄膜を備えた電子放出素子の製造方法において、該薄膜
の一部の領域であって、かつ該電極の並ぶ方向に長さが
４μｍ以下の領域をその膜厚を薄くすることにより高抵
抗化した後、該薄膜に通電処理を行い該領域内に該電子
放出部を形成する工程を有することを特徴とする電子放
出素子の製造方法である。
以下、本発明を詳細に説明する。
具体的には、本発明の電子放出素子の製造方法は、絶
縁性の基板上に形成された一対の電極間に設けられた電
子放出部材となりうる薄膜の一部を、高抵抗化した後、
通電処理を施してフォーミングを行うことにより、前記
高抵抗化した部分に電子放出部を形成するものである。
縁性の基板上に形成された一対の電極間に設けられた電
子放出部材となりうる薄膜の一部を、高抵抗化した後、
通電処理を施してフォーミングを行うことにより、前記
高抵抗化した部分に電子放出部を形成するものである。
次に、図面に基いて本発明の電子放出素子の製造方法
を説明する。
を説明する。
第１図（ａ）〜（ｄ）は本発明の電子放出素子の製造
方法の一例を示す工程図、第２図は本発明の方法により
製造された電子放出素子の平面図である。同第１図にお
いて、まず、基板４上に、第２図に示す形状の金属，半
導体等からなる被膜９を形成する。（第１図（ａ）参
照） 次いで、被膜９をレジストで被覆し、フォトリソグラ
フィーにより、被膜９の高抵抗化しようとする所定の位
置に開口部７を設けたレジストパターン６を形成する。
（第１図（ｂ）参照） 該レジストパターン６をマスクとしてエッチングを行
った後、レジストパターン６を剥離し、被膜９に高抵抗
化された部分となる凹部８を形成する。（第１図（ｃ）
参照） 次いで、被膜９の両端部の電極形成部1a,2aに相当す
る部分に導電性金属を積層することにより、電極1,2を
形成する。（第１図（ｄ）参照） その後、電極1,2間に通電処理を施すと、凹部８の高
抵抗化された部分にフォーミングが起こり、薄膜３に電
子放出部５が形成され、電子放出素子を得ることができ
る。（第２図参照） 本発明において、薄膜の一部に高抵抗部を形成する方
法としては、種々の方法が利用できる。例えば、上記の
説明の如く、薄膜の一部を薄くすることにより高抵抗化
を図ることができる。薄膜を薄くする方法としては、薄
膜形成後、エッチングにより薄くする方法、また薄膜形
成時に、マスク蒸着の手法により薄くする方法などが挙
げられる。
方法の一例を示す工程図、第２図は本発明の方法により
製造された電子放出素子の平面図である。同第１図にお
いて、まず、基板４上に、第２図に示す形状の金属，半
導体等からなる被膜９を形成する。（第１図（ａ）参
照） 次いで、被膜９をレジストで被覆し、フォトリソグラ
フィーにより、被膜９の高抵抗化しようとする所定の位
置に開口部７を設けたレジストパターン６を形成する。
（第１図（ｂ）参照） 該レジストパターン６をマスクとしてエッチングを行
った後、レジストパターン６を剥離し、被膜９に高抵抗
化された部分となる凹部８を形成する。（第１図（ｃ）
参照） 次いで、被膜９の両端部の電極形成部1a,2aに相当す
る部分に導電性金属を積層することにより、電極1,2を
形成する。（第１図（ｄ）参照） その後、電極1,2間に通電処理を施すと、凹部８の高
抵抗化された部分にフォーミングが起こり、薄膜３に電
子放出部５が形成され、電子放出素子を得ることができ
る。（第２図参照） 本発明において、薄膜の一部に高抵抗部を形成する方
法としては、種々の方法が利用できる。例えば、上記の
説明の如く、薄膜の一部を薄くすることにより高抵抗化
を図ることができる。薄膜を薄くする方法としては、薄
膜形成後、エッチングにより薄くする方法、また薄膜形
成時に、マスク蒸着の手法により薄くする方法などが挙
げられる。
また、別の方法としては、電子放出部材を含む複数の
積層膜で薄膜を構成する方法において、積層数を変える
ことによって高抵抗部を形成することもできる。さらに
別の方法としては、薄膜の一部に高抵抗化をひきおこす
特定の高抵抗性物質を打ちこむ手法も利用できる。
積層膜で薄膜を構成する方法において、積層数を変える
ことによって高抵抗部を形成することもできる。さらに
別の方法としては、薄膜の一部に高抵抗化をひきおこす
特定の高抵抗性物質を打ちこむ手法も利用できる。
また、高抵抗化される部分は、薄膜の一部の電子放出
部を形成しようとする所望の位置に設けることができ
る。高抵抗化は通電によるフォーミングが行われる際
に、フォーミングの位置が特定される程度に施されてい
ればよく、薄膜に施される通電方向の長さとしては、特
に限定することはない。
部を形成しようとする所望の位置に設けることができ
る。高抵抗化は通電によるフォーミングが行われる際
に、フォーミングの位置が特定される程度に施されてい
ればよく、薄膜に施される通電方向の長さとしては、特
に限定することはない。
具体的には、上記の薄膜の一部に高抵抗部を形成する
方法は、薄膜素子製造技術におけるリソグラフィー技術
に基づいて行なうことができるので、電子放出部の位置
制御精度も非常に優れたものとなる。現在のリソグラフ
ィー技術によれば、実際の放出部分の幅程度（0.5〜４
μｍといわれている）は勿論、サブミクロンの制御も可
能である。またリソグラフィー技術を使うことから、電
子放出部の形状を任意に設計することも可能となり、素
子設計の自由度を高めることができる。
方法は、薄膜素子製造技術におけるリソグラフィー技術
に基づいて行なうことができるので、電子放出部の位置
制御精度も非常に優れたものとなる。現在のリソグラフ
ィー技術によれば、実際の放出部分の幅程度（0.5〜４
μｍといわれている）は勿論、サブミクロンの制御も可
能である。またリソグラフィー技術を使うことから、電
子放出部の形状を任意に設計することも可能となり、素
子設計の自由度を高めることができる。
また、実際にフォーミング処理される領域が限定、微
細化されることによって従来に比べフォーミングに要す
るエネルギーを軽減することもできる。
細化されることによって従来に比べフォーミングに要す
るエネルギーを軽減することもできる。
本発明において、電子放出部を形成する薄膜の材料と
しては、特に限定することなく通常使用されている広範
囲のものを用いることができ、例えば、SnO2,In2O3,PbO
等の金属酸化物、Au,Ag等の金属、カーボン、その他各
種の半導体などいずれも使用可能である。
しては、特に限定することなく通常使用されている広範
囲のものを用いることができ、例えば、SnO2,In2O3,PbO
等の金属酸化物、Au,Ag等の金属、カーボン、その他各
種の半導体などいずれも使用可能である。
薄膜の膜厚は、通常の表面伝導型放出素子に用いられ
ている厚さであればよく、その具体例を示すと、使用さ
れる材料の種類により異なるが、通常0.01〜５μｍ、好
ましくは0.01〜２μｍが望ましい。
ている厚さであればよく、その具体例を示すと、使用さ
れる材料の種類により異なるが、通常0.01〜５μｍ、好
ましくは0.01〜２μｍが望ましい。
また、電極部材としては、特に限定することなく通常
使用されている広範囲のものを用いることができ、例え
ば、Ni,Pt,Al,Cu,Au等の通常の金属やその他の導電性部
材を使用することができる。
使用されている広範囲のものを用いることができ、例え
ば、Ni,Pt,Al,Cu,Au等の通常の金属やその他の導電性部
材を使用することができる。
次に、以上の様にして、薄膜の一部を高抵抗化した
後、通電処理を施してフォーミングを行い、薄膜の前記
高抵抗化した部分に電子放出部を形成する。
後、通電処理を施してフォーミングを行い、薄膜の前記
高抵抗化した部分に電子放出部を形成する。
［作用］ 本発明の電子放出素子の製造方法は、薄膜の膜内方向
に電流を流すことによって電子を放出する電子放出素子
の製造方法において、前記薄膜の一部をあらかじめ高抵
抗化した後、通電処理を行なうので、通電方向に対して
電気的に直列となる薄膜の一部を高抵抗化することによ
り、通電によるジュール熱の発生を高抵抗化した部分に
集中させることができ、高抵抗部分に選択的にフォーミ
ングによる電子放出部を形成することができる。
に電流を流すことによって電子を放出する電子放出素子
の製造方法において、前記薄膜の一部をあらかじめ高抵
抗化した後、通電処理を行なうので、通電方向に対して
電気的に直列となる薄膜の一部を高抵抗化することによ
り、通電によるジュール熱の発生を高抵抗化した部分に
集中させることができ、高抵抗部分に選択的にフォーミ
ングによる電子放出部を形成することができる。
［実施例］ 以下、実施例を示し本発明をさらに具体的に説明す
る。
る。
実施例１ 第１図（ａ）〜（ｄ）の工程図に示す工程により、第
２図に示す本発明の電子放出素子を製造した。
２図に示す本発明の電子放出素子を製造した。
清浄な３インチ角の＃7059ガラス基板（コーニング社
製）上に抵抗加熱法により金の薄膜を1000Åの厚みに形
成した。
製）上に抵抗加熱法により金の薄膜を1000Åの厚みに形
成した。
次いで、フォトレジストによりパターンを形成し、こ
れをマスクにして第２図に示す形状（Ｗ＝4mm,w＝0.2m
m,L＝15mm,l＝0.2mm）のパターンを４×３個形成した。
（第１図（ａ）参照） 第２図において、くびれたネック状の部分が薄膜３
で、そこに電子放出部５が形成される。また、1a,2aは
電極形成部である。
れをマスクにして第２図に示す形状（Ｗ＝4mm,w＝0.2m
m,L＝15mm,l＝0.2mm）のパターンを４×３個形成した。
（第１図（ａ）参照） 第２図において、くびれたネック状の部分が薄膜３
で、そこに電子放出部５が形成される。また、1a,2aは
電極形成部である。
再び、前記パターンの上にフォトレジストを塗布した
後、６個のパターン上には中央部Ａ付近に、残りの６個
のパターン上には電極部から0.05mm離れたＢ付近に、幅
（ｗ方向）250μｍ、長さ（ｌ方向）２μｍの開口部７
をそれぞれ設けた。（第１図（ｂ）参照） 次いで、エッチングを行ない、それぞれの開口部７の
部分の金の薄膜を500Åに調節した。（第１図（ｃ）参
照） 次いで、ネック形状の薄膜３にかからないように電極
部にのみ、マスク蒸着により厚み3000Åのニッケルを積
層して電極1,2を形成した。（第１図（ｄ）参照） この様にして形成された素子を、真空容器中で電極1,
2に直流約3Vの電圧を印加して通電し、フォーミング処
理を行なった。フォーミング処理に要した消費電力は0.
5W/個であった。フォーミング処理後、電子顕微鏡で観
察したところ、ＡまたはＢの部分に電子放出部と思われ
る局所的な変形が観察された。
後、６個のパターン上には中央部Ａ付近に、残りの６個
のパターン上には電極部から0.05mm離れたＢ付近に、幅
（ｗ方向）250μｍ、長さ（ｌ方向）２μｍの開口部７
をそれぞれ設けた。（第１図（ｂ）参照） 次いで、エッチングを行ない、それぞれの開口部７の
部分の金の薄膜を500Åに調節した。（第１図（ｃ）参
照） 次いで、ネック形状の薄膜３にかからないように電極
部にのみ、マスク蒸着により厚み3000Åのニッケルを積
層して電極1,2を形成した。（第１図（ｄ）参照） この様にして形成された素子を、真空容器中で電極1,
2に直流約3Vの電圧を印加して通電し、フォーミング処
理を行なった。フォーミング処理に要した消費電力は0.
5W/個であった。フォーミング処理後、電子顕微鏡で観
察したところ、ＡまたはＢの部分に電子放出部と思われ
る局所的な変形が観察された。
これらの素子の電子放出特性を測定した結果、最大放
出電流Ie＝100nA/個、最大放出効率α（膜内電流に対す
る放出電流の比）＝１×10-4の放出がＡまたはＢ付近か
ら得られた。
出電流Ie＝100nA/個、最大放出効率α（膜内電流に対す
る放出電流の比）＝１×10-4の放出がＡまたはＢ付近か
ら得られた。
比較例１ ＡまたはＢの部分のエッチングを行わない以外は実施
例１と同様の方法および条件により素子を形成し、フォ
ーミング処理を行なった。
例１と同様の方法および条件により素子を形成し、フォ
ーミング処理を行なった。
12個の素子のほとんどにおいて、電子放出が観測さ
れ、フォーミングの結果と思われる変形がネック部に観
察されたが、その位置に特に規則性は認められなかっ
た。またフォーミングに要した消費電力は2W/個であっ
た。
れ、フォーミングの結果と思われる変形がネック部に観
察されたが、その位置に特に規則性は認められなかっ
た。またフォーミングに要した消費電力は2W/個であっ
た。
また、これらの素子の電子放出特性を測定した結果、
最大放出電流Ie＝95nA/個、最大放出効率α＝１×10-4
の放出が得られた。
最大放出電流Ie＝95nA/個、最大放出効率α＝１×10-4
の放出が得られた。
実施例２ ３インチ角の＃7059ガラス基板（コーニング社製）上
に電子ビーム蒸着法により、厚み1000ÅのSnO2の薄膜を
形成した。
に電子ビーム蒸着法により、厚み1000ÅのSnO2の薄膜を
形成した。
次いで、アルゴンと酸素ガスを利用したスパッタエッ
チング法により、第２図と同様のパターン（ｌ＝0.3mm,
w＝0.1mm）を形成し、さらに電極部から0.05mmはなれた
位置（第２図のＢに相当する位置）で幅（ｗ方向）100
μｍ、長さ（ｌ方向）２μｍの領域のみをエッチングに
より500Åに加工した後、実施例１と同様に電極を形成
して素子を得た。
チング法により、第２図と同様のパターン（ｌ＝0.3mm,
w＝0.1mm）を形成し、さらに電極部から0.05mmはなれた
位置（第２図のＢに相当する位置）で幅（ｗ方向）100
μｍ、長さ（ｌ方向）２μｍの領域のみをエッチングに
より500Åに加工した後、実施例１と同様に電極を形成
して素子を得た。
この様にして得られた素子を真空容器中で、電極に直
流約30Vを印加して通電し、フォーミング処理を行なっ
た。フォーミング処理に要した消費電力は0.12W/個であ
った。
流約30Vを印加して通電し、フォーミング処理を行なっ
た。フォーミング処理に要した消費電力は0.12W/個であ
った。
フォーミング処理後、電子顕微鏡で観察したところ、
Ｂ部分に電子放出部と思われる局所的な変形が観察され
た。
Ｂ部分に電子放出部と思われる局所的な変形が観察され
た。
これらの素子の電子放出特性を測定した結果、最大放
出電流Ie＝10μA/個、最大放出効率α＝５×10-2の電子
放出がＢ付近から得られた。
出電流Ie＝10μA/個、最大放出効率α＝５×10-2の電子
放出がＢ付近から得られた。
比較例２ 電極部付近のＢの部分のエッチングを行なわない以外
は実施例２と同様の方法で素子を形成し、フォーミング
処理を行なった。
は実施例２と同様の方法で素子を形成し、フォーミング
処理を行なった。
ネック部分である被膜の陰極側付近に変形が観察さ
れ、電子放出が見られた。また、フォーミングに要した
消費電力は0.24W/個であった。
れ、電子放出が見られた。また、フォーミングに要した
消費電力は0.24W/個であった。
また、素子の電子放出特性を測定した結果、最大放出
電流Ie＝５μA/個、最大放出効率α＝４×10-2の放出が
得られた。
電流Ie＝５μA/個、最大放出効率α＝４×10-2の放出が
得られた。
［発明の効果］ 以上説明した様に、本発明の電子放出素子の製造方法
は、薄膜の一部の電子放出部が形成される位置をあらか
じめ高抵抗化した後、通電処理によって電子放出部を形
成することにより、従来制御困難であった通電方向に対
する電子放出部の位置を極めて精度良く、また再現性良
く制御して形成することができる。
は、薄膜の一部の電子放出部が形成される位置をあらか
じめ高抵抗化した後、通電処理によって電子放出部を形
成することにより、従来制御困難であった通電方向に対
する電子放出部の位置を極めて精度良く、また再現性良
く制御して形成することができる。
また、電子放出部の位置は、形成される高抵抗部の大
きさとその位置によってのみ決まるので、従来の薄膜の
ネック部自身を微細化するものとは異り、素子の製造を
不安定にすることが無い。
きさとその位置によってのみ決まるので、従来の薄膜の
ネック部自身を微細化するものとは異り、素子の製造を
不安定にすることが無い。
また、電極や薄膜の作成とは独立して高抵抗部分を形
成することにより、素子設計、製造プロセス設計の選択
の幅を大幅に広げることができる。
成することにより、素子設計、製造プロセス設計の選択
の幅を大幅に広げることができる。
さらに、フォーミングに要するエネルギーを軽減する
ことができる。
ことができる。
第１図（ａ）〜（ｄ）は本発明の電子放出素子の製造方
法の一例を示す工程図、第２図は本発明の方法により製
造された電子放出素子の平面図および第３図は従来の電
子放出素子の平面図である。 1,2……電極、1a,2a……電極形成部 ３……薄膜、４……基板 ５……電子放出部、６……レジストパターン ７……開口部、８……凹部 ９……被膜
法の一例を示す工程図、第２図は本発明の方法により製
造された電子放出素子の平面図および第３図は従来の電
子放出素子の平面図である。 1,2……電極、1a,2a……電極形成部 ３……薄膜、４……基板 ５……電子放出部、６……レジストパターン ７……開口部、８……凹部 ９……被膜
フロントページの続き (72)発明者 金子 哲也 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 野村 一郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 鱸 英俊 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 吉岡 征四郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特公 昭44−32247（ＪＰ，Ｂ１)
Claims (3)
- 【請求項１】電極間に、電子放出部を有する薄膜を備え
た電子放出素子の製造方法において、該薄膜の一部の領
域であって、かつ該電極の並ぶ方向に長さが４μｍ以下
の領域をその膜厚を薄くすることにより高抵抗化した
後、該薄膜に通電処理を行い該領域内に該電子放出部を
形成する工程を有することを特徴とする電子放出素子の
製造方法。 - 【請求項２】前記膜厚を薄くすることによる高抵抗化
は、エッチング処理により行われる特許請求の範囲第１
項記載の電子放出素子の製造方法。 - 【請求項３】前記薄膜の膜厚が0.01〜５μｍの範囲であ
る特許請求の範囲第１項または第２項記載の電子放出素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13137087A JP2622838B2 (ja) | 1987-05-29 | 1987-05-29 | 電子放出素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13137087A JP2622838B2 (ja) | 1987-05-29 | 1987-05-29 | 電子放出素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298934A JPS63298934A (ja) | 1988-12-06 |
| JP2622838B2 true JP2622838B2 (ja) | 1997-06-25 |
Family
ID=15056349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13137087A Expired - Fee Related JP2622838B2 (ja) | 1987-05-29 | 1987-05-29 | 電子放出素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622838B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2916887B2 (ja) * | 1994-11-29 | 1999-07-05 | キヤノン株式会社 | 電子放出素子、電子源、画像形成装置の製造方法 |
-
1987
- 1987-05-29 JP JP13137087A patent/JP2622838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63298934A (ja) | 1988-12-06 |
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