JP2748133B2 - 電子放出素子 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子放出素子、詳しくは、表面伝導形電子放
出素子に関するものである。

［従来の技術］ 従来、簡単な構造で電子の放出が得られる素子とし
て、例えば、エム アイ エリンソン（M.I.Elinson）
等によって発表された冷陰極素子が知られている。［ラ
ジオ エンジニアリング エレクトロン フィジィッス
（Radio Eng.Electron.Phys.）第10巻,1290〜1296頁,19
65年］ これは、基板上に形成された小面積の薄膜に、膜面に
平行に電流を流すことにより、電子放出が生ずる現象を
利用するもので、一般には表面伝導形放出素子と呼ばれ
ている。

この表面伝導形放出素子としては、前記エリンソン等
により開発されたSnO₂（Sb）薄膜を用いたもの、Au薄膜
によるもの［ジー・ディトマー“スイン ソリド フィ
ルムス”（G.Dittmer:“Thin Solid Films"）,9巻,317
頁，（1972年）］、ITO薄膜によるもの［エム ハート
ウェル アンド シー ジー フォンスタッド“アイ
イー イー イー トランス”イー ディー コンファ
レンス”（M.Hartwell and C.G.Fonstad:“IEEE Trans.
ED Conf."）519頁，（1975年）］、カーボン薄膜による
もの［荒木久他：“真空",第26巻，第１号,22頁，（198
3年）］ などが報告されている。

これらの表面伝導形放出素子の典型的な素子構成を第
６図に示す。同図において、31および32は電気的接続を
得る為の電極、33は電子放出材料で形成される薄膜、34
は基板、35は電子放出部を示す。

従来、これらの表面伝導形放出素子に於ては、電子放
出を行なう前にあらかじめフォーミングと呼ばれる通電
処理によって電子放出部を形成する。即ち、前記電極31
と電極32の間に電圧を印加する事により、薄膜33に通電
し、これにより発生するジュール熱で薄膜33を局所的に
破壊，変形もしくは変質せしめ、電気的に高抵抗な状態
にした電子放出部35を形成することにより電子放出機能
を得ている。

すなわち薄膜33をフォーミングにより、一部、電気的
な高抵抗膜として、電子放出部35を形成する。この電子
放出部へフォーミングで電子放出部とならなかった薄膜
部、すなわち薄膜電極部から高電界を与え、電子放出を
行なっている。

しかし、上記従来例では、電子放出部近傍の薄膜電極
部は電子放出時に発生した高熱、電子放出によるイオン
衝撃やスパッタ、印加した電圧の高電界にさらされ、し
ばしば破壊し、電子放出素子としての能力を失う原因と
なっていた。破壊の度合いは、電極31,32間に印加する
電圧V_fに依存しており、V_fが小さい場合は破壊は少ない
が電子放出量が著しく小さいという欠点があった。

これら電子放出部近傍の薄膜電極部はフォーミングに
よって加熱過程を経ており、通常膜質の不均一な劣化膜
である。またフォーミングを施す薄膜は通電処理の消費
電力の低減のため高抵抗膜とすることが一般で、通常50
0〜1000Åの薄い薄膜である。これら、薄い不均一な不
良膜である薄膜電極部は、電子放出時における高電界状
態にさらされることによって破壊されやすい膜となって
いる。

さらに、電子放出部はフォーミングという通電処理に
より、ジュール熱が多く発生、蓄積された薄膜部分を変
質させるという製法による。このため、電子放出部の形
状や位置は精密、制御することはできないという欠点を
も有していた。

以上のような問題点があるため、表面伝導形電子放出
素子は、素子構造が簡単であるという利点があるにもか
かわらず、産業上積極的に応用されるには至っていなか
った。

［発明が解決しようとする課題］ 本発明は、上記の様な従来例の欠点を除去するために
なされたものであり、前記の如き従来のフォーミングと
呼ばれる処理を施すことなく、フォーミング処理により
得られる電子放出素子と同等以上の品質を有し、特性の
バラツキの少ない新規な構造を有し、かつ電子放出部へ
印加する電圧V_fを大きくしても電極破壊が発生しにくく
なり、電子放出量を大きくすることができる電子放出素
子を提供することを目的とするものである。

［課題を解決するための手段及び作用］ 本発明は、電極間に間隙を有する導電性薄膜が形成さ
れており、該導電性薄膜は前記電極よりも高融点の材料
よりなることを特徴とする電子放出素子にある。

本発明は、さらにその特徴として、 前記高融点材料は、Mo,Ta,W、あるいはこれらの合
金、あるいはTiC,TaCの中より選ばれる材料であるこ
と、 前記高融点材料は、カーボンよりなること、 前記導電性薄膜の間隙には、微粒子が配置されている
こと、 表面伝導形電子放出素子であること、 をも含むものである。

即ち、本発明によれば、従来フォーミング処理によっ
て薄膜電極部に形成していた電子放出部を、フォーミン
グ処理を施すことなく前記導電性薄膜の間隙部として形
成することで、その形状や位置を一定に制御して形成で
きるものである。このため本発明に係る導電性薄膜に
は、従来の薄膜電極部に発生していたフォーミング時の
熱による膜質劣化が生じることがない。また、導電性薄
膜の膜厚，材料等の選択幅が広くなると共に、電子放出
時における素子破壊を減少できるものである。

さらには、電子放出時に高熱・高電界状態にさらされ
る前記導電性薄膜を前記電極よりも高融点の材料とする
ことで、素子駆動等の特性をおとすことなく、より一層
素子破壊を少なくできるものである。

以下、本発明を詳細に説明する。

第１図は本発明の電子放出素子の一実施態様を示す模
式図である。同図において、１および２は電子放出に係
る間隙（間隔部）を形成するところの前記導電性薄膜
（以下、「第１の電極」と称す。）、３および４は第１
の電極1,2にそれぞれ電気的に接続する前記電極「以
下、「第２の電極」と称す。）、５は第１の電極1,2に
よって形成される電極間隔部15に配置された電子放出
体、６は基板である。本素子を真空中内において第２の
電極3,4間に電圧を印加すると電子放出体５付近より電
子が放出されるものである。

次に本発明による素子の動作について説明する。

第１図において、電極間隔部15の寸法が数10Å〜数10
μｍ、例えば50Å〜20μｍであり、且つ電子放出体５が
Au,Ag,Cu,Pt,Pd等の金属材料もしくはそれらの合金、も
しくはSnO₂,In₂O₃,PbO等の酸化物もしくは前記金属材
料、合金、酸化物の混合物等である場合、第２の電極3,
4の間に数Ｖ〜数100Vの電圧を印加すると、第１の電極
1,2間の電極間隔部15に高電界が生じ、電子放出体５の
付近から電子が放出される。

電子が放出される印加電圧には閾値があり、この閾値
は電極間隔15の距離や電子放出体５及び第１の電極1,2
の材料等に依存する。

次に本実施態様の電子放出素子の製造方法の概略を第
１図に基づいて説明する。

即ち第１図において、基板６上にまず第１の電極とな
る電極材を成膜し、フォトリソエッチング法あるいはリ
フトオフ法等により各々独立した第１の電極1,2をパタ
ーニングし同時に電極間隔15を形成する。次に第２の電
極となる電極材を第１の電極と接続するように第１の電
極1,2の上部に成膜し、フォトリソエッチングあるいは
リフトオフ法等により各々独立した第２電極3,4を形成
する。電極間隔15を狭く形成したい場合は、リフトオフ
法以外は、フォーカスドイオンビームの直接エッチング
により第１の電極をパターニングして得ることもでき
る。その後、電極間隔15に電子放出体５を配設して電子
放出素子とすることができる。電子放出体５の形成、配
設方法は、後の実施例中で述べる。以上の様に電子放出
部は成膜した電極材をフォトリソエッチング等の方法に
よって形成される。従って電子放出部の形状や位置は精
密に制御される。

第２図は本発明、電子放出素子の別の一実施態様を示
す模式図である。同図において８および９は第１の電
極、３および４は第２の電極、６は基板、７は基板６上
に形成されかつ、第１の電極９および第２の電極４を支
持し、かつ第１の電極８との間に段差を有する絶縁材か
ら成る段差形成材、10は、段差形成材の段差部に位置
し、かつ第１の電極8,9の間、すなわち電極間隔16に配
置された電子放出体である。

本素子においても前記実施態様と同様に電極間隔部16
の寸法が数10Å〜数10μｍでありかつ電子放出体が前記
述材と同様であれば真空中において第２の電極3,4へ電
圧を印加することにより電子放出体10付近より電子が放
出される。

次に本実施態様の電子放出素子の製造方法の概略を第
２図に基づいて説明する。

即ち、第２図において基板６上にまず、段差形成材７
となる絶縁材を堆積し、フォトリソエッチング法等によ
り、部分的に取りのぞき、段差部を形成する。次に、第
２の電極となる電極材を成膜し、フォトリソエッチング
法等により、各々独立した第２の電極3,4を段差形成材
７上と基板６上に形成する。続いて、第１の電極8,9と
なる電極材を成膜し、段差部での電極材のステップカバ
ーがされないように制御し電極間隔16を形成する。その
後電極間隔16に電子放出体10を配設して電子放出素子と
することができる。

電子放出体10の形成、配設方法は後の実施例中で述べ
る。以上の様に電子放出部は、堆積した段差形成材の段
差部によって形成される。従って電子放出部の形状や位
置は精密に制御される。

以上の実施態様において示した通り、本発明において
第２の電極は第１の電極よりも電子放出部となる電極間
隔より後退した構成となっている。なぜならば、電子放
出時に際して電極間隔近傍の電極は電子放出体5,10付近
からの発熱や電子放出によって発生するイオン衝撃やス
パッタ及び印加電圧により高電界にさらされるためであ
る。

例えば、フォーミング型表面伝導形電子放出素子の実
験によれば、厚み500Å、薄膜幅300μｍのAuをフォーミ
ングした素子は、10^-6Torr台の真空中において電極間へ
の印加電圧が18V程度以上で著しい薄膜電極の破壊が発
生した。

本発明において、第１の電極の材料は、これら電極破
壊の受け難い材料として高融点電極材を用いた。例え
ば、Mo,Ta,W等の金属やこれらの合金、また、TiC,TaC等
の炭化物、さらにはカーボン等を用いることができる。
これらの材料は発熱に対する変質が少ない。又、スパッ
タ率が低く、耐イオン衝撃性も大きい。

第１の電極の膜厚は特に限定されることはないが、通
常数10Åから数10μｍ程度が良い。

これらの材料を用いる場合、配線電極材としては、配
線抵抗が通常の材料に比べ高抵抗となってしまう。従っ
てこれらの材料を表面伝導形電子放出素子の第１電極材
とする場合、極力使用する領域を小さくし、不要に素子
抵抗を上げることなく、素子の消費電力を小さくするこ
とが素子駆動上有効である。そのために電極配線として
有効な低抵抗材から成る第２の電極を極力、電子放出
部、すなわち電極間隔部の近くまで形成しておくことが
好ましい。

第２の電極材料としては通常使用される電極材であれ
ば良く、Ag,Cu,Au,Al,Ni等で第１の電極よりも低抵抗で
あるか、または基板密着性、耐表面酸化性等電極材とし
ての取扱いが良ければ良い。その膜厚は特に限定される
ことはないが、通常数100Åから数100μｍ程度が良い。

しかし、第２の電極が極端に電子放出部に近接してい
ると電子放出時のダメージにより電極が破壊されやすく
なる。従って、第２の電極を第１の電極よりも電極間隔
すなわち電子放出部に対して後方へ形成することによっ
て電子放出時の破壊から第２の電極を保護することがで
きる。

以上説明してきたように、本発明の電子放出素子の動
作としては、第２の電極間3,4間に電圧を印加すると、
第１の電極1,2又は8,9で形成される電極間隔15又は16に
高電界が発生し、電子放出体５又は10付近より電子放出
される。そのときの電圧印加による電極間隔で発生する
高電界、イオン衝撃、スパッタ、発熱に対し、第１の電
極は高融点材料あるいは、カーボンであるため、電極破
壊を発生することが少なく電子放出される。

本発明に基づいて、第１の電極を厚み1000ÅのTa、第
２の電極をNiとし、第１の電極幅を300μｍとして電極
間隔部に電子放出体としてPd微粒子を配設した表面伝導
形電子放出素子において、第２の電極へ30Vの電圧印加
を行ない電子放出をさせても、第１の電極の破壊は非常
にわずかであった。また14Vの電圧印加時において電子
放出量は、前述のAuのフォーミング型表面伝導形電子放
出素子と比べ、同程度以上であった。更に本素子に20V
電圧印加すると、14V印加時の約倍以上の電子放出量を
得た。

さらに本発明では電子放出部分をフォトリソエッチン
グ法等の微細加工法や、堆積薄膜端の段差部等によって
形成するため、フォーミングという通電処理によって電
子放出部を形成する方法に比べ電子放出部の形状や位置
を精密に制御できることは前述の通りである。さらに
は、通電処理を行なわないために電極の膜厚を高抵抗、
すなわち薄膜化する必要がないため、第１の電極の膜厚
を広範囲の中から選べ、電子放出時の電極破壊の少ない
膜厚を選択できる。

［実施例］ 実施例１ 第３図（ａ）〜（ｆ）は本発明の電子放出素子の第１
の実施例を示す素子製造工程断面図である。第３図
（ａ）〜（ｆ）において、3,4は第２の電極、1,2は第１
の電極、５は電子放出体、６は基板、11,12は電極をパ
ターニングするためのレジスト、14は外部電源より電圧
を印加する際の電気接続を良好とするための電極であ
る。

まず、厚み1mmの石英基板６上に幅11μｍのフォトレ
ジスト11を形成した［第３図（ａ）］。

次に、Cr厚み50Åを下敷きとしたAl厚み4000Åを基板
６及びレジスト11上に外形パターンを形成する様にマス
ク真空蒸着を行なった［第３図（ｂ）］。

続いて、フォトレジスト11を剥離するリフトオフ工程
により、堆積したCr,Alを部分的に除去してパターニン
グし、第２の電極3,4とした。この時、第２の電極3,4の
電極間隔は、フォトレジスト11の幅、11μｍとなった
［第３図（ｃ）］。

次に、第２の電極3,4のパターン間隔部中央に幅１μ
ｍのフォオレジスト12を形成した。更にTa厚み2000Åを
外形パターンを形成する様にマスク真空蒸着を行なった
［第３図（ｄ）］。

続いてフォトレジスト12を剥離するリフトオフ工程に
より、堆積したTaを部分的に除去し、パターニングし、
第１の電極1,2とした。この時第１の電極3,4の電極間隔
15はレジスト12の幅１μｍとなった［第３図（ｅ）］。

その後、第２電極の端部にマスク蒸着により外部電源
からの電気的接続を良好とするための電極14をAu厚み10
00Åによって形成し、最後に電極間隔15部上に有機金属
Pd溶液（奥野製薬製CCP4230）をスピンナーにより塗布
し、250℃,10分焼成して電子放出体５を配設し、本実施
例の電子放出素子とした［第３図（ｆ）］。

以上の製法で得られた素子を、10^-6Torr台の真空容器
内で、第１電極3,4間に電圧V_fを14V印加し、素子上面垂
直方向空間に素子表面に対して平行な平板電極を設け、
電圧V_aを1KVを印加した時、電子放出体５の付近より電
子放出された。

その時の電子放出量I_eは0.5μＡ程度であった。更にV
_fを20Vまで上昇させるとI_eは2.0A程度まで上昇した。こ
の後電子放出部周辺の第１の電極を観察したところ、電
極破壊はほとんど発生していなかった。更にV_fを30Vま
で上昇させても電極破壊の発生は少なかった。

実施例２ 第４図（ａ）〜（ｅ）は本発明の電子放出素子の第２
の実施例を示す素子製造工程断面図である。第４図
（ａ）〜（ｅ）において、3,4は第２の電極、8,9は第１
の電極、14は電極,6は基板、13はレジスト、７は電子放
出部の電極間隔を形成するための段差形成材であり、10
は段差形成材に分散含有された電子放出体である。

まず、厚み1mmの石英基板６上に、SiO₂液体コーティ
ング材（東京応化工業製OCD）に有機金属Pd溶液（奥野
製薬製CCP 4230）を混合したものを、スピンナーにより
塗布後、400℃30分焼成して、Pd微粒子を含むSiO₂膜を
成膜した。これをフォトリソエッチング法により部分的
に除去し、段差部を有し、かつ電子放出体10が段差部表
面に配設してなる段差形成材７を形成した［第４図
（ａ）］。

次に、フォトレジスト13を段差部の上下をおおうよう
にして幅４μｍで形成した［第４図（ｂ）］。

さらにCr厚み50Åを下敷き層としたNi厚み4000Åをマ
スク蒸着した［第４図（ｃ）］。

レジスト13を剥離するリフトオフ工程により、堆積し
たCr,Niを部分的に除去し、パターニングし、第２の電
極3,4とした［第４図（ｄ）］。

その後、電極14をAu厚み1000Åによって形成し、最後
に段差部周辺にカーボン厚1000Åをマスク蒸着する。こ
の時、基板６の基板面をカーボンの蒸着源に対して斜め
とすることによって、段差部での蒸着ステップカバレー
ジを悪くして段差部にカーボンの電極間隔を有する第１
の電極8,9を形成し、本実施例の電子放出素子とした
「第４図（ｅ）］。

以上の製法で得られた素子を、実施例１と同様にして
電子放出をさせたところ、ほぼ同等の電子放出を得、か
つ電子放出後の第１の電極の破壊は、ほとんど発生して
いなかった。

実施例３ 第５図（ａ）〜（ｅ）は本発明の電子放出素子の実施
例を示す素子製造工程断面図である。第５図（ａ）〜
（ｅ）において、19,20は第２の電極、17,18は第１の電
極、10は電子放出体、７は段差形成材、21は電極及び段
差形成材をパターニングするためのレジストである。本
実施例は、構成的に実施例２と良く似ているが、電極間
隔端の極近傍にまで第２の電極が位置することのできる
製造方法によるものである。

本製造方法では、電子放出体10を含む段差形成材７及
び、第２の電極19の材料すなわち、Cr厚み50Åを下敷き
層としたンNi厚み3000Åの両者を、フォトリソエッチン
グ法によってパターニングした後、再び、第２の電極19
をウエットエッチによりサイドエッチングさせて、段差
形成材７の段差部端より約2500Å程度後退させた［第５
図（ａ），（ｂ）］。

その後、基板６上の第２の電極20のNi/Cr厚み3000Å/
50Åをマスク蒸着とリフトオフ法により形成した［第５
図（ｃ），（ｄ）］。

最後にAuから成る電極14をマスク蒸着で形成した後、
段差形成材７の段差部周辺にカーボンを厚み2500Åの斜
め蒸着して、第１の電極17,18を形成し、同時に電子放
出部となる電極間隔部も形成した［第５図（ｅ）］。

以上の製法で得られた素子は、電極間隔部の第１の電
極、17,18端部より、第２の電極19,20が実質上約2500Å
後退した構造となる。すなわち、段差形成材７の段差上
端部では、第２の電極19はサイドエッチングにより2500
Å後退させられており、また段差部下端部では第２の電
極20は、第１の電極18が2500Å積層されているために、
厚み方向で実質2500Å第２の電極が第１の電極よりも後
退している。

このような方法を用いれば、第２の電極の後退量を非
常に小さく制御することが可能となる。

本素子においても、実施例1,2と同等の電子放出特性
を得ることができた。

また本実施例において第１の電極に対する第２の電極
の後退量を2000Å以下にすると上記実施例に比べ、第２
の電極の破壊印加電圧が低くなり、大量の電子放出量を
得られなくなった。

［発明の効果］ 以上説明したように、本発明では、電子放出に係わる
電極間隔部を形成している導電性薄膜、すなわち第１の
電極の材料として高融点材料を用い、また電子放出のた
めの電圧印加の配線電極、すなわち第２電極は、別途適
した材料を電子放出による電極破壊の発生しにくい場所
に使用することによって素子駆動等の特性をおとすこと
なく、素子駆動電圧を上げても電極破壊の発生しにくい
素子を得ることができ、電子放出量を大きくすることが
できるという効果を有している。

さらには、表面伝導形電子放出素子の電子放出部を電
極間隔部と、該電極間隔部内に配設した電子放出体と
し、これを一定に制御して形成することによって、電子
放出部の形状、位置を精密に制御することが可能とな
る。従って素子毎の特性バラツキが小さくできるという
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施態様を示す素子断面図、第
２図は本発明の第２の実施態様を示す素子断面図、第３
図（ａ）〜（ｆ）は本発明の第１の実施例を示す素子断
面図、第４図（ａ）〜（ｅ）は本発明の第２の実施例を
示す素子断面図、第５図（ａ）〜（ｅ）は本発明の第３
の実施例を示す素子断面図、第６図は従来の表面伝導形
電子放出素子を示す概略図である。 1,2,8,9,17,18……第１の電極 3,4,19,20……第２の電極 5,10……電子放出体 ７……段差形成材 15,16……電極間隔

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂野 嘉和 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 吉岡 征四郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平１−279541（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】電極間に間隙を有する導電性薄膜が形成さ
   れており、該誘電性薄膜は前記電極よりも高融点の材料
   よりなることを特徴とする電子放出素子。
2. 【請求項２】前記高融点材料は、Mo,Ta,W、あるいはこ
   れらの合金、あるいはTiC,TaCの中より選ばれる材料で
   あることを特徴とする請求項１に記載の電子放出素子。
3. 【請求項３】前記高融点材料は、カーボンよりなること
   を特徴とする請求項１に記載の電子放出素子。
4. 【請求項４】前記導電性薄膜の間隙には、微粒子が配置
   されていることを特徴とする請求項１乃至３のいずれか
   に記載の電子放出素子。
5. 【請求項５】表面伝導形電子放出素子であることを特徴
   とする請求項１乃至４のいずれかに記載の電子放出素
   子。