JPH01276814A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH01276814A JPH01276814A JP63107028A JP10702888A JPH01276814A JP H01276814 A JPH01276814 A JP H01276814A JP 63107028 A JP63107028 A JP 63107028A JP 10702888 A JP10702888 A JP 10702888A JP H01276814 A JPH01276814 A JP H01276814A
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- JP
- Japan
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- circuit
- output
- nand
- nand circuit
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- Granted
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- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップ回路に関する。
従来フリップフロ７１回路には第５図に示す回路が用い
られていた。
られていた。
第５図において、ｙはセット端子、ｒはリセット端子、
φはクロック信号、Ｑは正出力、ｑ−は負出力である０
丁が低レベル（以下「Ｏ」という）でｒが高レベル（以
下「１」という）のときＴが「０」になると、Ｑが「１
」１丁が「０」になる。
φはクロック信号、Ｑは正出力、ｑ−は負出力である０
丁が低レベル（以下「Ｏ」という）でｒが高レベル（以
下「１」という）のときＴが「０」になると、Ｑが「１
」１丁が「０」になる。
またｙが「１」でｒが「０」のときＴが「０」になると
、Ｑが「０」、ζガ「１」になる０丁が「１」でＲ−が
「１」のとき、又は７−が「１」のときは、Ｑ及びｑ−
は前の状態を保持する。
、Ｑが「０」、ζガ「１」になる０丁が「１」でＲ−が
「１」のとき、又は７−が「１」のときは、Ｑ及びｑ−
は前の状態を保持する。
上述した従来のフリップフロップ回路は、第６図のタイ
ミングチャートに示すようにｒの立下りと共にＴが立上
るとＯＲ回路２の出力は中間レベルまで下降し、その後
「１」になる。この場合「１」から「０」に向っていた
ＮＡＮＤ回路３の出力は中間値にとどまる。またＮＡＮ
Ｄ回路３の出力を入力とするＮＡＮＤ回路４の出力は「
０」から「１」に向うが中間値にとどまる。
ミングチャートに示すようにｒの立下りと共にＴが立上
るとＯＲ回路２の出力は中間レベルまで下降し、その後
「１」になる。この場合「１」から「０」に向っていた
ＮＡＮＤ回路３の出力は中間値にとどまる。またＮＡＮ
Ｄ回路３の出力を入力とするＮＡＮＤ回路４の出力は「
０」から「１」に向うが中間値にとどまる。
第６図に示すＦ、 ｒ、 ｒの組合せは、第５図の論理
回路をＭＯＳ）ランジスタで構成すると必ず生ずる。こ
の中間値を論理回路へ入力すると、ある回路では「０」
と判定し、他の回路では「１」と判定し、論理回路が誤
動作し、また、特にＣＭＯ８回路へ入力した場合Ｐ−Ｍ
Ｏ３，Ｎ−ＭＯ３に貫通電流が流れ、消費電力が増大す
るという欠点がある。
回路をＭＯＳ）ランジスタで構成すると必ず生ずる。こ
の中間値を論理回路へ入力すると、ある回路では「０」
と判定し、他の回路では「１」と判定し、論理回路が誤
動作し、また、特にＣＭＯ８回路へ入力した場合Ｐ−Ｍ
Ｏ３，Ｎ−ＭＯ３に貫通電流が流れ、消費電力が増大す
るという欠点がある。
本発明のフリップフロ７１回路は、リセット信号とクロ
ック信号を入力とする第１のＯＲ回路およびセット信号
とクロック信号を入力とする第２のＯＲ回路のそれぞれ
の出力を第１及び第２ＯＮＡＮＤ回路へ入力し、第１の
ＮＡＮＤ回路の出力を第２のＮＡＮＤ回路へ、また第２
のＮＡＮＤ回路の出力を第１のＮＡＮＤ回路へと入力し
、第１又は第２のＮＡＮＤ回路の出力とタロツク信号を
入力とする第３のＮＡＮＤ回路の出力を、第１又は第２
のＮＡＮＤ回路へ入力し、第３のＮＡＮＤ回路の論理閾
値を、第１及び第２のＮＡＮＤ回路よりも低く設定して
いる。
ック信号を入力とする第１のＯＲ回路およびセット信号
とクロック信号を入力とする第２のＯＲ回路のそれぞれ
の出力を第１及び第２ＯＮＡＮＤ回路へ入力し、第１の
ＮＡＮＤ回路の出力を第２のＮＡＮＤ回路へ、また第２
のＮＡＮＤ回路の出力を第１のＮＡＮＤ回路へと入力し
、第１又は第２のＮＡＮＤ回路の出力とタロツク信号を
入力とする第３のＮＡＮＤ回路の出力を、第１又は第２
のＮＡＮＤ回路へ入力し、第３のＮＡＮＤ回路の論理閾
値を、第１及び第２のＮＡＮＤ回路よりも低く設定して
いる。
第１図は本発明の第１の実施例を示す回路図である。第
１図において、Ｓ−はセット端子、ｒはリセット端子、
７〜はクロック、Ｑは正出力、ζ−は負出力である。Ｏ
Ｒ回路１，２、ＮＡＮＤ回Ｎ３゜４は第５図に示す従来
例と同じものであるが、ＮＡＮＤ回路５の論理閾値はＮ
ＡＮＤ回路３，４よりも低く設定しである。
１図において、Ｓ−はセット端子、ｒはリセット端子、
７〜はクロック、Ｑは正出力、ζ−は負出力である。Ｏ
Ｒ回路１，２、ＮＡＮＤ回Ｎ３゜４は第５図に示す従来
例と同じものであるが、ＮＡＮＤ回路５の論理閾値はＮ
ＡＮＤ回路３，４よりも低く設定しである。
第２図に示すタイミングチャートのように、ｒの立下り
と同時に７−が立上るとＯＲ回路２に中間値が現れる場
合がある。このときＮＡＮＤ回路４の出力は「０」から
「１」に向って変化し、−時的に中間値になる。
と同時に７−が立上るとＯＲ回路２に中間値が現れる場
合がある。このときＮＡＮＤ回路４の出力は「０」から
「１」に向って変化し、−時的に中間値になる。
前述したようにＮＡＮＤ回路５の論理閾値はＮＡＮＤ回
路３，４よりも低く設定しであるので、ＮＡＮＤ回路５
は中間値を「１」と判定し、Ｔが「１」なのでＮＡＮＤ
回路５の出力は「０」になる。従ってＮＡＮＤ回路４の
出力は中間値から「１」になり、ＮＡＮＤ回路３の出力
は中間値から「０」になる。このようにフリップフロッ
プ回路の出力が中間値にとどまることはない。
路３，４よりも低く設定しであるので、ＮＡＮＤ回路５
は中間値を「１」と判定し、Ｔが「１」なのでＮＡＮＤ
回路５の出力は「０」になる。従ってＮＡＮＤ回路４の
出力は中間値から「１」になり、ＮＡＮＤ回路３の出力
は中間値から「０」になる。このようにフリップフロッ
プ回路の出力が中間値にとどまることはない。
第３図は本発明の第２の実施例を示す回路図である。第
３図においてＳ−はセット端子、ｒはリセット端子、Ｔ
はクロック、Ｑは正出力、Ｑ−は負出力である。ＯＲ回
路１，２、ＮＡＮＤ回路３．４は第５図に示す従来例と
同じものであるが、ＮＡＮＤ回路５の論理閾値はＮＡＮ
Ｄ回路３，４よりも低く設定しである。
３図においてＳ−はセット端子、ｒはリセット端子、Ｔ
はクロック、Ｑは正出力、Ｑ−は負出力である。ＯＲ回
路１，２、ＮＡＮＤ回路３．４は第５図に示す従来例と
同じものであるが、ＮＡＮＤ回路５の論理閾値はＮＡＮ
Ｄ回路３，４よりも低く設定しである。
第４図に示すタイミングチャートのように、■−の立下
りと同時にφ−が立上るとＯＲ回路２に中間値が現れる
場合がある。このときＮＡＮＤ回路４の出力は「０」か
ら中間値に向い、ＮＡＮＤ回路３の出力は「１」から中
間値へ向うが、前述したようにＮＡＮＤ回路５の論理閾
値はＮＡＮＤ回路３．４よりも低く設定しであるので、
ＮＡＮＤ回路３の出力を「１」と判定して、Ｔが「１」
なのでＮＡＮＤ回路５の出力は「０」になる。従ってＮ
ＡＮＤ回路３の出力は再び「１」にもどり、ＮＡＮＤ回
路４の出力はｒ□、にもどる。ＮＡＮＤ回路３，４の出
力にはヒゲ状のパルスが出るので、インバータ６．７を
付加して除去している。このようにフリップフロップの
出力が中間値にとどまることはない、また、第３図にお
いてＮＡＮＤ回路５の出力をＮＡＮＤ回路４へ接続して
も、第１図においてＮＡＮＤ回路５の出力をＮＡＮＤ回
路３へ接続しても同様の効果が得られる。
りと同時にφ−が立上るとＯＲ回路２に中間値が現れる
場合がある。このときＮＡＮＤ回路４の出力は「０」か
ら中間値に向い、ＮＡＮＤ回路３の出力は「１」から中
間値へ向うが、前述したようにＮＡＮＤ回路５の論理閾
値はＮＡＮＤ回路３．４よりも低く設定しであるので、
ＮＡＮＤ回路３の出力を「１」と判定して、Ｔが「１」
なのでＮＡＮＤ回路５の出力は「０」になる。従ってＮ
ＡＮＤ回路３の出力は再び「１」にもどり、ＮＡＮＤ回
路４の出力はｒ□、にもどる。ＮＡＮＤ回路３，４の出
力にはヒゲ状のパルスが出るので、インバータ６．７を
付加して除去している。このようにフリップフロップの
出力が中間値にとどまることはない、また、第３図にお
いてＮＡＮＤ回路５の出力をＮＡＮＤ回路４へ接続して
も、第１図においてＮＡＮＤ回路５の出力をＮＡＮＤ回
路３へ接続しても同様の効果が得られる。
以上説明したように、本発明は、入力信号の変化と同時
にクロック信号が変化しても出力には中間値を生じない
フリップフロップ回路を実現でき、その出力を入力とす
る論理回路に誤動作は生じない。また、ＣＭＯ９回路に
おいて貫通電流による消費電力の増大が抑えられるとい
う効果がある。
にクロック信号が変化しても出力には中間値を生じない
フリップフロップ回路を実現でき、その出力を入力とす
る論理回路に誤動作は生じない。また、ＣＭＯ９回路に
おいて貫通電流による消費電力の増大が抑えられるとい
う効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は本発明の第２の実施例を示す回路図、第４図は第
３図の動作を説明するためのタイミングチャート、第５
図は従来の一例を示す回路図、第６図は第５図の動作を
説明するためのタイミングチャートである。 １．２−ＯＲ回路、３〜５−Ｎ Ａ Ｎ Ｄ 回路。
第１図の動作を説明するためのタイミングチャート、第
３図は本発明の第２の実施例を示す回路図、第４図は第
３図の動作を説明するためのタイミングチャート、第５
図は従来の一例を示す回路図、第６図は第５図の動作を
説明するためのタイミングチャートである。 １．２−ＯＲ回路、３〜５−Ｎ Ａ Ｎ Ｄ 回路。
Claims (1)
- リセット信号とクロック信号を入力とする第１のＯＲ回
路およびセット信号とクロック信号を入力とする第２の
ＯＲ回路のそれぞれの出力を第１及び第２のＮＡＮＤ回
路へ入力し、第１のＮＡＮＤ回路の出力を第２のＮＡＮ
Ｄ回路へ、また第２のＮＡＮＤ回路の出力を第１のＮＡ
ＮＤ回路へと入力し、第１又は第２のＮＡＮＤ回路の出
力とクロック信号を入力とする第３のＮＡＮＤ回路の出
力を、第１又は第２のＮＡＮＤ回路へ入力し、第３のＮ
ＡＮＤ回路の論理閾値を、第１及び第２のＮＡＮＤ回路
よりも低く設定したことを特徴とするフリップフロップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107028A JPH0681014B2 (ja) | 1988-04-27 | 1988-04-27 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107028A JPH0681014B2 (ja) | 1988-04-27 | 1988-04-27 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276814A true JPH01276814A (ja) | 1989-11-07 |
| JPH0681014B2 JPH0681014B2 (ja) | 1994-10-12 |
Family
ID=14448686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107028A Expired - Fee Related JPH0681014B2 (ja) | 1988-04-27 | 1988-04-27 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681014B2 (ja) |
-
1988
- 1988-04-27 JP JP63107028A patent/JPH0681014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681014B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |