JPH01273484A - シェーディング補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、イメージスキャナの画像のシェーディング補
正を行なう装置に関するものである。

従来の技術 先ず、一般のシェーディング補正の方法について説明し
ておく。

受光素子アレイの素子間の感度のバラツキ、照明の不均
一、その他の要因により、同一の濃度の原稿を読み取っ
ても、同一の画像信号が得られるとは限らない。そのた
め、事前に白基準画像を読み取っておき、感度ムラの状
況をメモリ素子に記憶しておく。実際に画像を読み込む
時には、読み取った画像信号を白基準画像をもとに正規
化し、感度ムラを補正する。以上の動作は、Ａ／Ｄ変換
器とＲＡＭを用いてデジタル的に行うことが可能である
。

従来、白基準画像を格納するメモリアドレスは受光素子
に一対一で対応させていた。

具体的な手法を第４図に示す。主走査カウンタ１１は、
制御部８から送られるクロックで駆動され１画素ごとに
１ずつ値を増す。この値はＡＯからＡｌｏの端子に出力
され、ＲＡＭ１２のアドレス人力ＡＯからＡ１０に加え
られる。これにより主走査方向１画素に対し、ＲＡＭ１
２の１ワードが対応づけられる。制御部１３は、白基準
データ読み取り時には−書き込みパルスをＲＡＭ１２に
送シ、画像読み取り時には、読み出しノ（ルスを−ＲＡ
Ｍ５に送る。画像信号は、ＲＡＭ１２の出力する白基準
データに応じて正規化され、以後の画像処理に用いられ
る（特開昭５４−９４２３４号公報）。

発明が解決しようとする課題 この様な従来のシェーディング補正回路では、ＲＡＭ容
量が比較的大きくなり、ＩＣ化２％にゲートアレー化が
難しい。例えば、Ａ４サイズを８画素／■で読み取る場
合、主走査方向の画素数は、２１０　ｍ　Ｘ　８画素／
ｍ＝１８８０画素となり、ゲートアレーには入らない。

サイズが大きくなり、また画素密度が上れば、さらに困
難となる。

単純な方法としては、主走査方向カウンタの下位ビット
を無視して、上位ピットのみを有効として、間引く方法
がある。この方法は、主走査方向の近い位置での感度ム
ラの程度が比較的に近いレベルにあることを利用してい
る。第６図の場合はＲＡＭ１４においてＡｏ〜２を無視
することにより、８画素に対して１の白基準データでシ
ェープインク補正を行う。

ところが、一般に、受光素子アレイの出力は偶数個目の
画素と、奇数個目の画素の出力信号の間に一定の偏差が
発生する。これは、ＣＣＤセンサの内部構造に起因する
。このため、上記の様な補正を行うと、白基準データと
する画素が偶数番の画素であれば、奇数番の画素を補正
すると、本来の画素より白く、もしくはより黒く補正さ
れる。

奇数番目の画素信号を基準にしても同様である。

課題を解決するための手段 本発明は上記課題を解決するために、ＲＡＭのアドレス
として、１つは、主走査カウンタの最下位の信号ＡＯを
用い、残りは、主走査カウンタの最上位から順に必要な
数だけ用いるようにシェーディング補正装置を構する。

作　　用 本発明は、上記した構成により、シェーディング補正に
必要な白基準画素データの保存用ＲＡＭの容量を大幅に
減らすとともに、バラツキの大きい、偶奇画素の白基準
データを個別にもつため、画素の偶奇によるバラツキを
シェーディング補正で補正できる。

実施例 第１図は本発明のシェーディング補正装置の一実施例を
示すブロック図である。第１図において１は受光素子ア
レイ、２は増幅器、３はＡ／Ｄ変換器、４は主走査カウ
ンタ、６はＲＡＭ％ｅは補正用の演算器であり、Ａ／Ｄ
変換器から出力された画像信号をＲＡＭ６から出力され
た白基準データで正規化するものである。了は画像処理
部であり演算器ｅの出力を処理するものである。処理と
しては、デイザ化等があげられる。８は各部を制御する
制御部である。

なおこの実施例において、主走査カウンタ４はＡＯ〜Ａ
１０の１１ビツトなので、主走査方向最大２０４８画素
まで対応する。またＲＡＭ５のアドレス入力はＡＯ〜Ａ
７の８ビツトであり、２５６ｗｏｒｄである。１　ｗｏ
ｒｄを構成するｂｉｔ数は、Ａ／Ｄ　変換器３．および
、演算器θの能力に見合った値とするが、この例では６
　ｂｉｔ　＝　１　ｗｏｒｄである。よって、白は３Ｆ
（ｈ）である。

なおここで（ｈ）は１６進数を表すものとする。

主走査カウンタが最大２０４８画素であり、ＲＡＭが２
５６　ｗｏｒｄなので、８画素に対し、１ｗｏｒｄを割
りあてる。主走査カウンタの出力のうちＡ１−Ａ３を無
視し、ＡＯで画素の偶数を区別する。

次に、上記実施例の動作を第２図を用いて説明する。

白基準データが、受光素子間のばらつきにより、偶数画
素では３４（ｈ）、奇数画素では３８［有］）とＡ／Ｄ
変換器から出力された例を見る。この例では白基準デー
タは、ＲＡＭアドレスＡ１が変化する直前の２画素を偶
数及び奇数画素の白基準画素としている。画像を取り込
む時には、シェーディング補正用の白基準データは、Ａ
ｏ−Ａ了が一致するものが選ばれるから、白基準に選ば
れた画素の直前１５　ｗｏｒｄのうち偶数が一致するも
のが選ばれる。

第２図においては、奇数画素の白基準データは、３ｓ（
ｈ）、偶数画素のそれは３４但）であり、矢印で示され
た画素がそれで補正される。この場合は、３Ｆ（ｈ）が
白レベルとなるため次の式でシェーディング補正される
。

白基準データ自身を補正すると、全て５Ｆ（ｈ）になる
。

例えば、第４図の様な方法で、主走査カウンタのＡＯ〜
２を無視して、ＲＡＭにアドレスを与えると、偶奇画素
にばらつきが出た時には、第３図の様に白基準データを
補正しても、５Ｆ（ｈ）にはならず、３Ａ（ｈ）になる
ものができる。

発明の効果 以上述べてきたように、本発明によれば白基準データ保
存用ＲＡＭの容量を減らしながら、受光素子アレイの偶
奇画素のバラツキを十分に補正できる。

【図面の簡単な説明】

第１図は、本発明の一実施例における、シェーディング
補正装置のブロック図、第２図および第３図は本発明の
シェーディング補正のタイミングチャート、第４図およ
び第６図は従来のシェーディング補正装置の要部のブロ
ック図である。 １・・・・・・受光素子アレイ、３・・・・・・Ａ／Ｄ
　変換器、４・・・・・・主走査カウンタ、５・・・・
・・ＲＡＭ、ｅ・・・・・・演算器、７・・・・・・画
像処理部、８・・・・・・制御部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名＋−
−−受ツ已Ｊｋ）アレイ ２−・−増幅基 ３−・Ａｈ支化杏 Ｃ・−ｙ幕巻 ７−４ｆ象友拝辞 第　２　図 第３図 惨照画東

Claims (1)

【特許請求の範囲】
1. 受光素子アレイの出力をＡ／Ｄ変換しデジタルデータ化
   する手段と、白基準画像をデジタルデータとしてＲＡＭ
   に書き込む手段と、画像データを、前記白基準画像デー
   タを基準に正規化する手段と、複数個の受光素子に対し
   て一つのＲＡＭアドレスを共用し、かつ受光素子のうち
   偶数番目のものと奇数番目のものに異なるＲＡＭのアド
   レスを割り当てる手段を備えることを特徴とするシェー
   ディング補正装置。