JPH01273131A - プログラム修正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メインＣＰＵに共通バスを介して接続されるサブＣＰＵ
のプログラムを修正するプログラム修正方式に関し、 サブＣＰＵが使用するプログラムをＲＯＭから読み出し
てＲＡＭに格納すると共に、メインＣＰＵ配下に設けた
読み書き可能な不揮発性メモリ中に変更情報を格納して
おき、起動時などにＲ，ＡＭの内容を修正し、必要最小
限の操作によってサブＣＰＵのプログラムの修正を行う
と共に変更情報の保守管理を容易に行うことを目的とし
、メインＣＰＵに共通バスを介して接続されるサブＣＰ
Ｕが使用するプログラムを、起動時にＲＯＭから読み出
して格納するＲＡＭと、サブＣＰＵのプログラムの修正
内容を保持するメインＣＰＵ配下の読み書き可能な不揮
発性メモリとを備え、修正内容をこの不揮発性メモリに
書き込んでおき、起動時などにこの不揮発性メモリに書
き込まれている修正内容に対応して、サブＣＰＵのプロ
グラムが格納されている上記ＲＡＭの内容を修正するよ
うに構成する。

〔産業上の利用分野〕

本発明は、メインＣＰＵに共通バスを介して接続される
サブＣＰＵのプログラムを修正するプログラム修正方式
に関するものである。

〔従来の技術と発明が解決しようとする課題〕近年、１
つの処理システムは、性能向上を目的とし、処理分散化
の傾向がある。これは、複数のＣＰＵによって処理する
ことを意味しており、１つまたは複数のメインＣＰＵと
、複数のサブＣＰＵとから構成するようにしている。こ
れら複数のサブＣＰＵは、一般にディスク装置のアクセ
ス制御のように、固定的に定まった制御・処理を行うた
め、プログラムとして固定的である場合が多く、この様
な場合、ＲＯＭが多く採用されている。

しかし、近年、各種技術の進歩は目覚ましく、機能向上
等短サイクルで種々の機能追加、仕様変更などに対応す
る必要があり、従って容易なプログラム修正手段の必要
が生じている。この場合、機能の追加などに対応してプ
ログラムの修正を行ったＲＯＭを一々差し替えるように
していたのでは、手間が大変で修正などを行い難いとい
う問題点があった。

本発明は、サブＣＰＵが使用するプログラムをＲＯＭか
ら読み出してＲＡＭに格納すると共に、メインＣＰＵ配
下に設けた読み書き可能な不揮発性メモリ中に変更情報
を格納しておき、起動時などにＲＡＭの内容を修正し、
必要最小限の操作によってサブＣＰＵのプログラムの修
正を行うと共に変更情報の保守管理を容易に行うことを
目的としている。

〔課題を解決する手段〕

第１図を参照して課題を解決する手段を説明する。

第１図において、メインＣＰＵ２は、不揮発性メモリ　
（ＮＶＭ）４中にサブＣＰＵ６のプログラムの変更情報
を登録したり、これに基づいてサブＣＰＵ６のプログラ
ムの修正を行わせたりなどするものである。

不揮発性メモリ　（ＮＶＭ）４は、読み書き可能な不揮
発性のメモリであって、サブＣＰＵ６が使用するプログ
ラムの変更情報などを保持するものである。

サブＣＰＵ６は、アダプタ５を制御するＣＰＵ（プロセ
ッサ）である。

ＲＯＭ８は、読み出し専用のメモリであって、サブＣＰ
ｔＪ６が使用するプログラム（制御プログラムなど）を
格納したものである。

ＲＡＭ９は、読み書き可能なメモリであって、ＲＯＭ８
から読み出したプログラムを格納するものである。

〔作用〕

本発明は、第１図に示すように、メインＣＰＵ２が、上
位コンピュータなどからサブＣＰＵ６のプログラムにつ
いて通知された変更情報を不揮発性メモリ４に登録し、
起動時などにこの登録されている変更情報をサブＣＰＵ
６に通知し、サブＣＰＵ６が該当するＲＡＭＱ上に格納
されているプログラムを修正した後、通常の処理を開始
するようにしている。

従って、機能の追加などに対応して変更情報を不揮発性
メモリ４に登録することにより、起動時などにサブＣＰ
Ｕ６が、ＲＡＭｅ上に展開された固定的なプログラムを
自動修正した後、通常の処理を開始する。これにより、
複数のサブＣＰＵ６のプログラムの変更を容易かつ簡単
に行うことが可能となると共に、変更情報を集中的に容
易に管理・保守することが可能となる。

〔実施例〕

次に、第１図から第５図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。

第１図において、処理システム１は、銀行業務などを行
うシステムである。この処理システム１は、１つのメイ
ンＣＰＵ２と、複数のアダプタ５から構成されている。

これら複数のアダプタ５は、夫々サブ゛ＣＰＵ　（ＭＰ
Ｕ）６、当８亥アダプタ５固有の固定的なプログラム（
例えばディスク制御装置を制御するプログラム）を格納
したＲＯＭ８、ＲＯＭ８から読み出したプログラムを展
開（格納）するｒｉＡＭ９、メインＣＰＵ２との間でデ
ータなどの授受を行うＣＰＵ・Ｉ／Ｆ部（ＣＰＵインタ
フェース部）７、およびディスク装置などとの間でデー
タなどの授受を行うＩｌｏ・Ｉ／Ｆ部１部外０構成され
ている。

メインメモリ３は、ＲＯＭＩＩに格納されているＩＰＬ
プログラムによって上位コンピュータ、回線制御部４−
４を介して通知されたプログラム、あるいはＦＰＤ　（
フロッピィディスク）、フロッピィ制御部４−３から読
み出したプログラムを格納などするものである。メイン
ＣＰＵ２は、このメインメモリ３に格納されたプログラ
ムによって各種制御・処理を行う。

不揮発性メモリ４は、上位コンピュータから通知された
変更情報、あるいはＦＰＤから読み出した変更情報を登
録するものである。

アダプタ５は、各種制御例えばディスク制御を行うもの
である。

次に、第２図に示す順序に従って、第３図から第５図を
用いて、第１図構成の動作を詳細に説明する。

第２図において、■は、ＭＰＵプログラム（サブＣＰＵ
プログラム）変更要求に対応してメインＣＰＵ２が不揮
発性メモリ　（ＮＶＭ）４に、これを登録する。これは
、第３図に示すように、変更パラメータ４−２として、
変更プログラム名Ａ１変更プログラムの先頭アドレス！
、変更プログラムのサイズし、変更データ（ａ＋　、ｂ
＋　、Ｃ＋　、ｄ’）などを不揮発性メモリ４に登録す
る。この際、併せてサブｃｐｕｓに変更内容を通知して
修正するか否かを表す変更フラグ−４−１を登録する。

この変更フラグ４−１は、ＭＰＵプログラムの変更が必
用な場合にセットされ、不要な場合はクリア状態にある
。そして、ＣＰＵはサブＣＰＵがＲＯＭより起動される
毎に、本フラグをチエツクする。

■は、ＰＯＷＥＲをＤＯＷＮ　（断）した後、ＵＰ　（
ｉｉ源投入）する、これは、例えば業務が終了した時に
ｔＩＸを断とし、朝の業務開始時に電源を投入すること
を意味している。

■は、ＲＯＭ起動する。これは、第１図ＲＯＭ１１に格
納されているＩＰＬプログラムを起動することを意味し
ている。

■は、フロッピィ又はＤｉｓｋより、メインメモリ３ヘ
プログラムを展開する。これは、■で起動したＲＯＭＩ
Ｉに格納されているＩＰＬプログラムによって、プログ
ラムをメインメモリ３に展開することを意味している。

■は、ＲＡＭプログラム走行する。これは、■でメイン
メモリ３に展開したプログラムを走行させることを意味
している。

一方、サブＣＰｔＪ側（７ダブタ側）でも、同様に、■
で第１図ＲＯＭ８が起動され、■で当該ＲＯＭ８に格納
されているプログラムがＲＡＭ９に展開された後、■で
起動準備完了（ＲＥ、ｌ）Ｙ通知）がメインＣＰＵ２に
通知される。

■は、ＮＶＭ　（不揮発性メモリ４）をチエ、りする、
このチエツクにより“変更有り”　（変更フラグ４−１
がセット状態）の場合、ＣＰＵ−１／Ｆ部７を構成する
第５図ＣＰＵ−ＷＲＩＴＥレジスタに対して、図示のよ
うにＨＤｉＴコマンドコードおよびコマンドアドレス（
ＣＣＷ先頭アドレス）をセットする。

［相］は、■でセットしたことに対応して、ＮＭＩ（ノ
ンマスカブル割込み）という最優先割込みによってサブ
ＣＰＵ６に通知され、コマンドの受は付け、およびこの
ＣＰＵ−ＷＲＩＴＥレジスタの写像であるＭＰＵ−ＲＥ
ＡＤレジスタに格納されている内容を解析する。

■は、［相］の解析によって、第５図共通バスＤＭＡレ
ジスタを使用したＤＭＡ転送にてコマンド詳細情報（パ
ラメータ（第５図ＣＰＵ）及び第３図変更パラメータ）
を読み取る。そして、解析およびプログラム部の変更を
行う、これは、第３図変更パラメータ４−２を読み取っ
たサブＣＰＵ６が、この変更パラメータ４−２に記載さ
れている例えば変更プログラム名への先頭アドレスＩの
位置から、サイズして指定される領域に格納されている
プログラムａｂｃｄについて、ａ’　　ｂ’　　ｃ’　
ｄ’に修正する。

■は、完了詳細情報（第４図ＣＣＷ）をＤＭＡ転送にて
メインＣＰＵ側に転送する。これは、第５図共通バスＤ
ＭＡレジスタおよびＤＭＡデータバンファに所定値をセ
ントした後、メインメモリ３中の所定アドレスにＤＭＡ
転送することを意味している。

■は、サブＣＰＵが完了情報（完了応答）を第５図ＭＰ
Ｕ−ＷＲＩＴＥレジスタのスティタスＲＧにセントした
ことに対応して、割込みによってこの旨がメインＣＰＵ
２に通知される。これに対応して、メインＣＰＵ２が写
像されたＣＰＵ　−ＲＥＡＤレジスタのスティタスＲＧ
の内容をチエツクして、完了応答である旨を知る。そし
て、完了詳細情報（第４図ＣＣＷ）をチエツクする。

［相］は、メインＣＰＵ２が通常のコマンドの発行を行
い、サブＣＰＵ６が通常のコマンドの受付けおよび処理
を行う。

以上のように、電源投入時に、メインＣＰＵ２がＣＰＵ
・Ｉ／Ｆ部７を介してサブＣＰＵ６に対して、不揮発性
メモリ４に登録されている変更情報を通知して、ＲＡＭ
ｅ上に展開したプログラムを修正させた後、通常の処理
を開始することにより、機能追加などに対応して、サブ
ＣＰＵ６のプログラムの修正を容易に行うことが可能と
なると共に、複数のサブＣＰＵのプログラムの変更情報
を集中して容易に管理・保守することが可能となる。

第３図は変更情報例を示す、これは、第１図不揮発性メ
モリ４中に登録されるものであって、アダプタ５０機能
追加などに対応して当該アダプタ５を構成するサブＣＰ
Ｕ６のプログラムの変更情報である０図吊、変更フラグ
４−１は、変更パラメータ４−２をサブＣＰＵ６に通知
してＲＡＭ９上に展開されているプログラムを修正する
か否かを表すものである。変更パラメータ４−２は、Ｒ
ＯＭ８から読みだされてＲＡＭ９に展開されたプログラ
ムを修正するための情報である０版数４−３は、変更パ
ラメータ４−２の版数を示す、この版数４−３をオペレ
ータが読み出して見ることにより、いずれの版数の修正
がサブＣＰＵ６のプログラムに適用されているかを容易
に判断することが可能となる。

第４図は、ＣＣＷ例を示す、これは、メインメモリ３中
に格納される制御情報であって、図示のように、コマン
ド詳細、スティタス詳細（完了応答など）、パラメータ
アドレスＡＡ、ＢＢ　（不揮発性メモリ４中に格納した
変更パラメータ４−２の先頭アドレスＡＡ、ＢＢ）など
を格納するものである。このＣＣＷの内容を見てメイン
ＣＰＵおよびサブＣＰＵは、指示された各種制御・処理
を行うようにしている。

第５図は、ＣＰＵ−１／Ｆ部例を示す、これは、既述し
たように、メインＣＰＵと、サブＣＰＵ６との間で情報
およびＤＭＡ転送などを行うためのインタフェースであ
る。

〔発明の効果〕

以上説明したように、本発明によれば、機能の追加など
に対応して変更情報を不揮発性メモリ４に登録し、起動
時などにメインＣＰＵ２がサブＣＰＵ６に通知して、Ｒ
ＡＭＱ上に展開された固定的なプログラムを自動修正し
た後、通常の処理を開始する構成を採用しているため、
機能追加などに対応して複数のサブＣＰＵ６のプログラ
ムの変更を容易かつ簡単に修正することができると共に
、複数のサブＣＰＵ６のプログラムの変更情報を集中的
に容易に管理、保守することができる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図は本発明の動
作説明図、第３図は変更情報例、第４図はＣＣＷ例、第
５図はＣＰＵ・Ｉ／Ｆ部例を示す。 図中、１は処理システム、２はメインｃｐｕ。 ３はメインメモリ、３−１はＣＣＷ、４は不揮発性メモ
リ、４−１は変更フラグ、４−２は変更パラメータ、４
−３は版数、５はアダプタ、６はサブＣＰＵ　（ＭＰＵ
）　、７はＣＰＵ＝Ｉ／Ｆ部、８はＲＯＭ、９はＲＡＭ
を表す。 ＜ｃｐｕ仝間しジスワ〉 ＣＰＵＷＲｉＴＥ　しジスフ ＣＰＵ　　ＲＥＡＥ）Ｌジスク 、　　＜ＭＰＵ明囲９＞ ：　　　　　ＭＰＵ　ＲＥＡ［）Ｌジスタ； ｃｐｕ・Ｉ／Ｆ部例 馬　５　図

Claims (1)

1. 【特許請求の範囲】 メインＣＰＵに共通バスを介して接続されるサブＣＰＵ
   のプログラムを修正するプログラム修正方式において、 メインＣＰＵ（２）に共通バスを介して接続されるサブ
   ＣＰＵ（６）が使用するプログラムを、起動時にＲＯＭ
   （８）から読み出して格納するＲＡＭ（９）と、サブＣ
   ＰＵ（６）のプログラムの修正内容を保持するメインＣ
   ＰＵ（２）配下の読み書き可能な不揮発性メモリ（４）
   とを備え、 修正内容をこの不揮発性メモリ（４）に書き込んでおき
   、起動時などにこの不揮発性メモリ（４）に書き込まれ
   ている修正内容に対応して、サブＣＰＵ（６）のプログ
   ラムが格納されている上記ＲＡＭ（９）の内容を修正す
   るように構成したことを特徴とするプログラム修正方式
   。