JPH01266748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01266748A JPH01266748A JP9592188A JP9592188A JPH01266748A JP H01266748 A JPH01266748 A JP H01266748A JP 9592188 A JP9592188 A JP 9592188A JP 9592188 A JP9592188 A JP 9592188A JP H01266748 A JPH01266748 A JP H01266748A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- film
- metal wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 238000002161 passivation Methods 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 10
- 239000012535 impurity Substances 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 38
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線を有する半導体装置の構造及び製造
方法に関し、特に上層部金属配線の形成構造及びその製
造方法に関する。
方法に関し、特に上層部金属配線の形成構造及びその製
造方法に関する。
従来の半導体装置の金属配線層の形成構造は、第３図に
示す通りである。第３図において、１は半導体基板、２
は該半導体基板１中に選択的に形成たれた不純物拡散層
による配線層、３は層間絶縁膜、４は金属薄膜配線層、
５は両配線層を接続するコンタクト開口部、６はパッシ
ベーション膜である。そしてその製造方法は、図示しな
いが、周知のごとく半導体基板上に選択的不純物拡散の
為のマスクとなる膜を形成して半導体基板１に不純物拡
散層による配線層２を形成した後、層間絶縁膜３をＣＶ
Ｄ法により形成し、光食刻法によりコンタクト開口部５
を形成し、金属薄膜配線層４をスパッタ法により形成し
た後、パッシベーション膜６をＣＶＤ法により形成して
半導体装置が完成する。
示す通りである。第３図において、１は半導体基板、２
は該半導体基板１中に選択的に形成たれた不純物拡散層
による配線層、３は層間絶縁膜、４は金属薄膜配線層、
５は両配線層を接続するコンタクト開口部、６はパッシ
ベーション膜である。そしてその製造方法は、図示しな
いが、周知のごとく半導体基板上に選択的不純物拡散の
為のマスクとなる膜を形成して半導体基板１に不純物拡
散層による配線層２を形成した後、層間絶縁膜３をＣＶ
Ｄ法により形成し、光食刻法によりコンタクト開口部５
を形成し、金属薄膜配線層４をスパッタ法により形成し
た後、パッシベーション膜６をＣＶＤ法により形成して
半導体装置が完成する。
上述した従来の半導体装置では、まずコンタクト開口部
段部が急峻な為に、その部分での金属配線層のカバレッ
ジが悪くなり信頼性が悪化するという欠点があり、又、
金属配線層段部も急峻な為、パッシベーション膜のカバ
レッジが悪くなったり、クラックが発生したりして信頼
性が悪化するという欠点があった。なおパッシベーショ
ン膜が金属配線層に与える応力によるひずみも無視でき
ないという欠点もある。
段部が急峻な為に、その部分での金属配線層のカバレッ
ジが悪くなり信頼性が悪化するという欠点があり、又、
金属配線層段部も急峻な為、パッシベーション膜のカバ
レッジが悪くなったり、クラックが発生したりして信頼
性が悪化するという欠点があった。なおパッシベーショ
ン膜が金属配線層に与える応力によるひずみも無視でき
ないという欠点もある。
本発明の半導体装置は、従来技術の問題点を解決する為
、構造としては、多層配線を有する半導体装置において
、少なくとも最上層部の金属配線層の下部半分以上が、
該金属配線層と、その下層の配線層との層間絶縁膜内に
設けられて下層の配線層までは達しないような溝部に埋
め込まれているような構造を有している。
、構造としては、多層配線を有する半導体装置において
、少なくとも最上層部の金属配線層の下部半分以上が、
該金属配線層と、その下層の配線層との層間絶縁膜内に
設けられて下層の配線層までは達しないような溝部に埋
め込まれているような構造を有している。
又、上述のような構造を得る為の製造方法としては、下
層部の配線層を形成後、層間絶縁膜を形成する工程と、
該下層部の配線層と上層部の配線層とのコンタクト領域
上の該層間絶縁膜上の一部を開口する工程と、その後上
層部の配線層形成領域を開口するようなフォトレジスト
パターンを形成する工程と、該フォトレジストパターン
をマスクとして該層間絶縁膜を一部エッチング除去して
下層部の配線層まで達するコンタクト開口部を形成する
と共に、上層部の配線層が形成される領域の該層間絶縁
膜上に、該下層部の配線層までは到達しないような溝を
形成する工程と、その後該フォトレジストパターンを形
成したまま上層部の配線層となる金属薄膜を被着し、そ
の後、該フォトレジストパターンを除去することにより
フォトレジストパターン上の該金属薄膜をも除去する、
いわゆるリフトオフ法により上層部の金属配線層を前記
溝内及びコンタクト開口部上に形成する工程と、その後
半導体装置表面をおおうパッシベーション膜を形成する
工程とを有している。
層部の配線層を形成後、層間絶縁膜を形成する工程と、
該下層部の配線層と上層部の配線層とのコンタクト領域
上の該層間絶縁膜上の一部を開口する工程と、その後上
層部の配線層形成領域を開口するようなフォトレジスト
パターンを形成する工程と、該フォトレジストパターン
をマスクとして該層間絶縁膜を一部エッチング除去して
下層部の配線層まで達するコンタクト開口部を形成する
と共に、上層部の配線層が形成される領域の該層間絶縁
膜上に、該下層部の配線層までは到達しないような溝を
形成する工程と、その後該フォトレジストパターンを形
成したまま上層部の配線層となる金属薄膜を被着し、そ
の後、該フォトレジストパターンを除去することにより
フォトレジストパターン上の該金属薄膜をも除去する、
いわゆるリフトオフ法により上層部の金属配線層を前記
溝内及びコンタクト開口部上に形成する工程と、その後
半導体装置表面をおおうパッシベーション膜を形成する
工程とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
１はＰ型シリコン基板、２は該基板１に選択的に形成さ
れたＮ＋型不純物拡散層による配線層、３は該不純物拡
散層による配線層２と上層部のスパッタ法により形成さ
れた膜厚１μｍのアルミ配線層４との層間絶縁膜でＣＶ
Ｄ法により形成された膜厚１μｍのシリコン酸化膜であ
り、５は該シリコン酸化膜に段差０．３μｍで形成され
たコンタクト開口部、１１は該シリコン酸化膜に段差０
．７μｍで形成された溝部で、その内部には該アルミ配
線層４が形成される。また６はＣＶＤ法により形成され
た膜厚１μｍのシリコン酸化膜でパッシベーション膜と
なる。
れたＮ＋型不純物拡散層による配線層、３は該不純物拡
散層による配線層２と上層部のスパッタ法により形成さ
れた膜厚１μｍのアルミ配線層４との層間絶縁膜でＣＶ
Ｄ法により形成された膜厚１μｍのシリコン酸化膜であ
り、５は該シリコン酸化膜に段差０．３μｍで形成され
たコンタクト開口部、１１は該シリコン酸化膜に段差０
．７μｍで形成された溝部で、その内部には該アルミ配
線層４が形成される。また６はＣＶＤ法により形成され
た膜厚１μｍのシリコン酸化膜でパッシベーション膜と
なる。
次に、前述した本発明の実施例の構造を得る為の製造方
法を、第４図（Ａ）〜（Ｅ）を参照して説明する。
法を、第４図（Ａ）〜（Ｅ）を参照して説明する。
まず、第４図（Ａ）に示すように、Ｐ型シリコン基板１
に周知の選択拡散法で第１の配線となるＮ＋型不純物拡
散層２を形成した後、ＣＶＤ法により膜厚１μｍの層間
絶縁膜３を形成し、周知の光食刻法により、第１のフォ
トレジスト２１をマスクとして、コンタクト開口部５と
なるべき領域の該層間絶縁膜を約０．５μｍエツチング
除去する。
に周知の選択拡散法で第１の配線となるＮ＋型不純物拡
散層２を形成した後、ＣＶＤ法により膜厚１μｍの層間
絶縁膜３を形成し、周知の光食刻法により、第１のフォ
トレジスト２１をマスクとして、コンタクト開口部５と
なるべき領域の該層間絶縁膜を約０．５μｍエツチング
除去する。
次に、第４図（Ｂ）に示すように、第１のフォトレジス
ト２１を除去した後、周知の光食刻法により第２のフォ
トレジストパターン２２を、第２の配線層が形成される
領域を開口するように形成する。
ト２１を除去した後、周知の光食刻法により第２のフォ
トレジストパターン２２を、第２の配線層が形成される
領域を開口するように形成する。
次に、第４図（Ｃ）に示すように、該第２のフォトレジ
スト２２をマスクとして、該層間絶縁膜を約０．７μｍ
エツチング除去して、前記コンタクト開口部５が第１の
配線となるＮ＋型不純物拡散層２まで到達するように形
成すると共に、該第１の配線２までは到達しないような
溝部１１を形成し、その後スパッタ法により、アルミ膜
４を全面に約１μｍ被着する。
スト２２をマスクとして、該層間絶縁膜を約０．７μｍ
エツチング除去して、前記コンタクト開口部５が第１の
配線となるＮ＋型不純物拡散層２まで到達するように形
成すると共に、該第１の配線２までは到達しないような
溝部１１を形成し、その後スパッタ法により、アルミ膜
４を全面に約１μｍ被着する。
次に、第４図（Ｄ）に示すように、該第２のフォトレジ
ストパターン２２を除去することにより、フォトレジス
トパターン上の該アルミ膜をも除去するいわゆるリフト
オフ法によってアルミ配線４を前記溝１１内部及びコン
タクト開口部５上に形成する。
ストパターン２２を除去することにより、フォトレジス
トパターン上の該アルミ膜をも除去するいわゆるリフト
オフ法によってアルミ配線４を前記溝１１内部及びコン
タクト開口部５上に形成する。
次に、第４図（Ｅ）に示すように、半導体装置表面をお
おうパッシベーション膜６を形成して半導体装置が完成
する。
おうパッシベーション膜６を形成して半導体装置が完成
する。
第２図は本発明の実施例２の構造を示す断面図である。
７は第１の層間膜であり、多結晶シリコン配線８とシリ
コン基板１の層間絶縁膜としてＣＶＤ法により形成され
ている。９は第２の層間膜であり、アルミ配線４の該多
結晶シリコン配線８の層間絶縁膜としてＣＶＤ法により
膜厚１μｍで形成されている。１０は該第２の層間膜に
段差０．３μｍで形成されたコンタクト開口部、１２は
該第２の層間膜に段差０．７μｍで形成された溝部であ
り、本実施例２も１と同様の構造利点を有する。
コン基板１の層間絶縁膜としてＣＶＤ法により形成され
ている。９は第２の層間膜であり、アルミ配線４の該多
結晶シリコン配線８の層間絶縁膜としてＣＶＤ法により
膜厚１μｍで形成されている。１０は該第２の層間膜に
段差０．３μｍで形成されたコンタクト開口部、１２は
該第２の層間膜に段差０．７μｍで形成された溝部であ
り、本実施例２も１と同様の構造利点を有する。
即ち本発明は、多層配線を有する半導体装置において、
各種２層間配線構造に対しても応用可能であり、また、
配線材料に関しても、種々の金属薄膜に対し応用可能で
ある。
各種２層間配線構造に対しても応用可能であり、また、
配線材料に関しても、種々の金属薄膜に対し応用可能で
ある。
以上説明したように本発明は、多層配線を有する半導体
装置において、少なくとも最上層部の金属配線層の下部
半分以上が、該金属配線層と、その下層の配線層との層
間絶縁膜内に設けられて下層の配線層までは達しないよ
うな溝部に埋め込まれていることにより、コンタクト開
口段差および金属配線層段差を従来より小さくできる為
、金属配線層のコンタクト開口段部でのカバレッジが増
したり、パッシベーション膜の金属配線層段部でのカバ
レッジが増すので信頼性の向上した半導体装置が得られ
る効果がある。
装置において、少なくとも最上層部の金属配線層の下部
半分以上が、該金属配線層と、その下層の配線層との層
間絶縁膜内に設けられて下層の配線層までは達しないよ
うな溝部に埋め込まれていることにより、コンタクト開
口段差および金属配線層段差を従来より小さくできる為
、金属配線層のコンタクト開口段部でのカバレッジが増
したり、パッシベーション膜の金属配線層段部でのカバ
レッジが増すので信頼性の向上した半導体装置が得られ
る効果がある。
第１図は本発明の半導体装置構造の一実施例を示す断面
図、第２図は、本発明の半導体装置構造の第２の実施例
を示す断面図、第３図は従来の半導体装置構造を示す断
面図、第４図（Ａ）〜（Ｅ）は本発明の半導体装置構造
を得る為の製造方法を示す断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型不純物拡散層、３・・・・・・層間膜、４・・・・・
・アルミ配線、５゜１０・・・・・・コンタクト開口部
、”’６・旧・・パッシベーション膜、７・・・・・・
第１の層間膜、８・・・・・・多結晶シリコン配線、９
・・・・・・第２の層間膜、１１．１２・・・・・・溝
部、２１・・・・・・第１のフォトレジスト、２２・・
・・・・第２のフォトレジスト。 代理人 弁理士 内 原 晋 と２２ 第２のフｉ）Ｉ／；スト （Ｂ）２ 第 ４ 区 （Ｅ） 第４図 −２：
図、第２図は、本発明の半導体装置構造の第２の実施例
を示す断面図、第３図は従来の半導体装置構造を示す断
面図、第４図（Ａ）〜（Ｅ）は本発明の半導体装置構造
を得る為の製造方法を示す断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型不純物拡散層、３・・・・・・層間膜、４・・・・・
・アルミ配線、５゜１０・・・・・・コンタクト開口部
、”’６・旧・・パッシベーション膜、７・・・・・・
第１の層間膜、８・・・・・・多結晶シリコン配線、９
・・・・・・第２の層間膜、１１．１２・・・・・・溝
部、２１・・・・・・第１のフォトレジスト、２２・・
・・・・第２のフォトレジスト。 代理人 弁理士 内 原 晋 と２２ 第２のフｉ）Ｉ／；スト （Ｂ）２ 第 ４ 区 （Ｅ） 第４図 −２：
Claims (1)
- 多層配線を有する半導体装置において、少なくとも最
上層部の金属配線層の下部半分以上が、該金属配線層と
、その下層の配線層との層間絶縁膜内に設けられて下層
の配線層までは達しないような溝部に埋め込まれている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592188A JPH01266748A (ja) | 1988-04-18 | 1988-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592188A JPH01266748A (ja) | 1988-04-18 | 1988-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266748A true JPH01266748A (ja) | 1989-10-24 |
Family
ID=14150742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9592188A Pending JPH01266748A (ja) | 1988-04-18 | 1988-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266748A (ja) |
-
1988
- 1988-04-18 JP JP9592188A patent/JPH01266748A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1092817A (ja) | 半導体装置及びその製造方法 | |
| JPH0817925A (ja) | 半導体装置とその製法 | |
| JPH0418701B2 (ja) | ||
| JPH10199925A (ja) | 半導体装置及びその製造方法 | |
| JPH04348032A (ja) | 半導体装置およびその製造方法 | |
| JPH01266748A (ja) | 半導体装置 | |
| JPH04355951A (ja) | 半導体装置及びその製造方法 | |
| JPS58213449A (ja) | 半導体集積回路装置 | |
| JPH04199628A (ja) | 半導体装置の製造方法 | |
| JPH05326722A (ja) | 半導体装置の製造方法 | |
| KR100477821B1 (ko) | 반도체소자의금속배선형성방법 | |
| JPH0230137A (ja) | 半導体装置の配線形成方法 | |
| JPH03145734A (ja) | ボイポーラ型半導体装置 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPH0551182B2 (ja) | ||
| JP2007027234A (ja) | 半導体装置及びその製造方法 | |
| JPH067576B2 (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| JPS6230494B2 (ja) | ||
| JP2839007B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02183536A (ja) | 半導体装置 | |
| JP2758765B2 (ja) | 半導体装置の製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JP2538245Y2 (ja) | 半導体装置 | |
| JPH03248533A (ja) | 半導体集積回路装置 | |
| JPS59194432A (ja) | 半導体装置の製造方法 |