JPH01259523A - 半導体単結晶、半導体装置及び半導体単結晶の製造方法 - Google Patents

半導体単結晶、半導体装置及び半導体単結晶の製造方法

Info

Publication number
JPH01259523A
JPH01259523A JP8737988A JP8737988A JPH01259523A JP H01259523 A JPH01259523 A JP H01259523A JP 8737988 A JP8737988 A JP 8737988A JP 8737988 A JP8737988 A JP 8737988A JP H01259523 A JPH01259523 A JP H01259523A
Authority
JP
Japan
Prior art keywords
single crystal
semiconductor
atoms
atom
semiconductor single
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8737988A
Other languages
English (en)
Inventor
Makoto Matsui
誠 松井
Ken Yamaguchi
憲 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8737988A priority Critical patent/JPH01259523A/ja
Priority to EP89106326A priority patent/EP0338375A1/en
Publication of JPH01259523A publication Critical patent/JPH01259523A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、新規な不純物配置を有する半導体結晶を用い
て作製した半導体装置及びこのような半導体結晶とその
製造方法に係り、特に高速動作に好適な半導体装置及び
これに用いるに適した半導体結晶とその製造方法に関す
る。
〔従来の技術〕
近年、半導体素子技術の進歩は著しく、半導体装置の微
細化、高速化のために、従来型半導体装置の改良及び新
規構造の半導体装置の開発が盛んに行なわれている。従
来型構造であれ、新規構造であれ、半導体装置の主要部
分には、n型もしくはp型の不純物をドープした領域が
存在することが必須であり、従来の半導体装置の製作工
程においては、拡散法やイオン注入法等によって、不純
物ドーピングが行なわれていた。半導体のロッドを結晶
成長する際や液相エピタキシャル成長や気相エピタキシ
ャル成長の際に、不純物をドーピングするのも、本質的
には拡散による不純物ドーピングである。
ショットキー接合型電界効果トランジスタは金属・半導
体(MES)@、電界効果トランジスタも呼ばれるが、
従来の半導体装置のひとつの例である。よく知られてい
るように、例えば、nチャンネルMES電界効果トラン
ジスタでは、キャリヤの走行する活性層には、1〜2 
X 1017cm−3程度のn型不純物がドープされて
いる。従来は、この不純物を含む活性層は、液相エピタ
キシャル成長法もしくは、気相エピタキシャル成長法に
よって形成されていた。
また、金属・酸化物・半導体(MOS)電界効果トラン
ジスタは、従来の半導体装置の他の例である。よく知ら
れているように、nチャンネル間O8電界効果トランジ
スタにおいては、チャンネル領域にはp型不純物がドー
プされており、ソース領域及びドレイン領域は、多量に
n型不純物がドープされたn+領領域あり、また、pチ
ャンネルMO8電界効果トランジスタにおいては、チャ
ンネル領域にはn型不純物がドープされており、ソース
領域及びドレイン領域は、多量にp型不純物がドープさ
れたP+領域である。従来は、これら不純物領域は、拡
散法もしくはイオン注入法によって形成されていた。な
お、この種の技術によって、不純物ドーピングされた不
純物の分布について記述した文献としては1例えば、ジ
ェー・工ム・ザイマン著(J、 M、 ZIMAN) 
 ”不規則のモデル” (MODELS OF DIS
ORDER)第106頁〜第107頁、ケンブIJ ッ
ジ大発行(1979)  (CAMBRIDGE UN
IVER3ITY PRESS (1979))等が挙
げられる。同書の図2.55にも明らかなように、従来
技術によって不純物ドーピングされた領域では、不純物
は空間的に不規則に分布していた。
〔発明が解決しようとする課題〕
上記従来の半導体装置においては、気相エピタキシャル
成長や液相エピタキシャル成長をする際に不純物をドー
ピングしたり、あるいは、拡散法やイオン注入法によっ
て不純物ドーピングが行なわれていた。そのため、従来
の半導体装置の不純物領域では、不純物は空間的に不規
則に分布していた。このため、従来の半導体装置におい
ては、この不純物分布の不規則性に起因する物理的限界
が存在していた。
例えば、nチャンネルのMES電界効果トランジスタの
活性層に10!ffcm−3程度のn型不純物をドープ
することは、トランジスタを動作させるに十分な電子濃
度が生じるために必要なことであるが、n型不純物の存
在の故に、電子移動度は、不純物散乱の影響により著し
く低下する。従って、従来のMES電界効果トランジス
タでは、高い電界効果移動度を有するものが実現できず
、高速動作には限界があった。
また、MO8電界効果トランジスタのチャンネル領域に
不純物をドープすることは、電子又は正孔をチャンネル
領域に閉じ込めるためのポテンシャルを形成するために
、或いは、トランジスタの閾値電圧を制御するために必
要であるが、チャンネル領域に不規則に多くの不純物が
分布していることは、チャンネル内でキャリヤが不純物
散乱を受けることにより、キャリヤの移動度を著しく低
下させる。従って、従来のMO811!界効果トランジ
スタでは、高い電界効果移動度を有するものが実現でき
ず、高速動作には限界があった。
このような問題点は、MO3電界効果トランジスタや、
金属・半導体(MES)電界効果トランジスタのみなら
ず、接合型電界効果トランジスタ、バイポーラ・トラン
ジスタ等においてもみられ、半導体装置一般にみられる
問題点である。
一般に、半導体装置のトランス・コンダクタンスgmが
大きいことは、それだけ高速性、低消費電力性に優れて
いることを意味するが、このgIIlは、電界効果移動
度、すなわち、チャンネル領域のキャリヤの有効移動度
に比例する。従って、移動度の高い半導体結晶層内にチ
ャンネルを形成することが、半導体装置の高速動作にと
って重要である。
本発明の目的は、半導体単結晶層内に不純物をドープし
た場合においても、半導体単結晶層内のキャリヤの移動
度が低下しないような半導体単結晶とその製造方法及び
半導体装置の主要部分に不純物をドープした場合におい
ても、チャンネル領域におけるキャリヤの有効移動度が
低下しないような半導体装置、従って、高速動作の可能
な半導体装置を提供することにある。
〔課題を解決するための手段〕
上記目的は、(1)個々のドナー原子若しくは個々のア
クセプタ原子が、少なくとも一方向に周期的に配置され
ている領域を有することを特徴とする半導体単結晶、(
2)少なくとも半導体単結晶と、該単結晶のそれぞれ所
定の部分に電気的に接続された一対の電極と、キャリヤ
の制御手段とを有する半導体装置において、上記半導体
単結晶のキャリヤの移送領域内では、個々のドナー原子
若しくは個々のアクセプタ原子が、少なくともキャリヤ
の移送方向に周期的に配置されていることを特徴とする
半導体装置、(3)基板結晶の面を結晶面に対して傾け
た半導体単結晶を準備する第1工程及び分子線エピタキ
シー法により上記半導体単結晶上の所定の部分にドナー
原子若しくはアクセプタ原子を配列する工程と該ドナー
原子若しくはアクセプタ原子上に半導体単結晶をエピタ
キシャル成長させる工程とを少なくとも1回繰り返すこ
とにより、上記ドナー原子若しくはアクセプタ原子を周
期的に一方向に配列させる第2工程を有することを特徴
とする半導体単結晶の製造方法の少なくともひとつによ
って達成される。
尚、本発明にいう周期的とは、個々の不純物(ドナー若
しくはアクセプタ)原子が原子レベルで周期的であるこ
とを言う。従って、例えば不純物超格子に見られるよう
な構造、すなわちある厚さの層内における個々の不純物
原子の分布は不規則であるが層全体としては均一な不純
物濃度をもつような層が周期的に形成されているものは
、本発明にいう周期的とは異なるものである、本発明に
おいて、不純物原子であるドナー原子若しくはアクセプ
タ原子の周期的な配置は、少なくとも一方向になされて
いればよい。しかし、この方向をX方向とするとき、さ
らにy方向2方向に対しても不純物原子の周期的な構造
をとってもよい。不純物原子は、多少でも含まれていれ
ば効果が認められるが、 101scn+−’程度以上
の濃度であることが好ましい。不純物原子の濃度の上限
は、半導体結晶への固溶限からきまり、多くの場合はt
o”am”3程度以下であることが好ましい。不純物原
子の濃度は、後述する実施例から明らかなように、例え
ば結晶を成長させるときの基板結晶の面が結晶面に対し
てなす角度によって制御できる。
上記角度が大なる方がより大なる不純物濃度の結晶が得
られる。上記角度は0.1〜3度の範囲であるのが好ま
しく、0.5〜3度の範囲がより好ましい。
不純物原子は、少なくとも一方向に対しては同一の原子
、例えばsbならsbのみが配置されていることが好ま
しい。
〔作用〕 不純物や欠陥のない理想的な結晶内の電子の諸現象は、
イオン穀と他の電子のつくる平均的な周期的ポテンシャ
ルV(r)(−V(r+T))中を電子が独立に運動し
ているという一体近似に基づく理論で理解されている。
ブロッホの定理によれば、周期的ポテンシャルV(r)
中では、電子の波動関数ψ(r)は、自由電子の場合の
平面波exp(ik−r)を周期関数uk(r)  (
=uk(r+T))で変調されたもの、すなわち、 ψk(r) =uk(r) exp(i k−r) −
−(1)となっている。特に、周期的ポテンシャルV(
r)が電子のエネルギーに較べて十分小さい場合には。
電子の波動関数は、自由電子と異なって1周期ポテンシ
ャルに起因する禁止帯をもつ不連続なエネルギー帯内の
みにエネルギー固有値をもち、自由電子と同様に、結晶
全体に広がった平面波で近似できることが知られている
。この場合、電気伝導を議論する場合には、基本的には
、伝導帯に存在する電子及び充満帯に存在する正孔の運
動を議論すればよい。この際、結晶の周期的ポテンシャ
ルの影響としては、禁止帯の存在と有効質量という概念
を考慮しさえすれば、それ以外は、電子及び正孔を自由
電子的に取り扱ってよく、もはや、イオン芯のポテンシ
ャルによる電子や正孔の散乱は考えなくてよい。ここに
述べた事柄については、例えば、シー・キラチル著、宇
野良清他訳 固体物理学入門第5版(丸善)第7章及び
第8章に詳しく記されている。
とるこで、半導体結晶中に、不純物原子、例えば、ドナ
ーをある特定方向に周期的構造を有して配置すれば、ド
ナーから放たれた伝導電子は、上記方向に対しては、イ
オン化したドナーの作る周期的なポテンシャルの中を運
動するが、この情況は、先に述べた結晶の作る周期ポテ
ンシャルの中の電子の状態と類似である。すなわち、ド
ナーの作る周期的構造は、結晶に対応し、イオン化ドナ
ーはイオン芯に対応し、伝導電子は固体内自由電子に対
応する。すなわち、周期的構造を有して配置されたドナ
ーは、いわば“超結晶″を作り、ドナーから放たれた伝
導電子は、この″超結晶″の作る周期的ポテンシャル中
を運動する゛′超結晶″内電子として振る舞い、通常の
結晶においてイオン芯のポテンシャルによる結晶内電子
の散乱を考えなくて良いのと同様に、″超結晶″内電子
すなわち伝導電子がイオン化ドナーのポテンシャルによ
って散乱される効果は、ドナーが不規則に分布している
場合に較べて著しく小さくなる。
通常、半導体中の伝導電子の移動度を低下させている主
要因は、イオン化不純物散乱と格子振動による散乱(す
なわちフォノン散乱)であるが。
今の場合、ドナーが多量に添加されている場合でも、イ
オン化不純物散乱の効果は著しく小さくなっているため
に、不純物濃度が極めて低い場合に近い、高い電子移動
度を有するn型半導体結晶領域が得られる。MO8電界
効果トランジスタ等に応用し、前記n型半導体結晶領域
をp型に反転させて使う場合でも、このp現反転層で高
い正孔移動度が得られることは言うまでもない。
また、アクセプタをある特定方向に周期的構造を有して
配置した場合にも、同様の効果が得られ、その結果、高
い正孔移動度を有するn型半導体結晶領域が得られ、ま
た、この領域をn型に反転させた場合には、このn型反
転層で高い電子移動度が得られる。
従って、本発明によれば、n型かp型かに依らず、また
如何なる不純物濃度であれ、高い電子(または、正孔)
移動度を有する不純物半導体領域を形成することができ
る。
〔実施例〕
以下1本発明を実施例を参照して詳細に説明する。
実施例 1 多量のドナーを含むシリコン(Si)単結晶層に1本発
明を適用した場合の実施例について、第2図乃至第4図
及び第1図の工程図、並びにこれらの工程図を補足する
ための第5図乃至第7図のステップの原子配列の概念図
を参照して説明する。
先ず、第2図を参照する。基板11としては、基板表面
が(100)面にほぼ平行なP型Si単結晶ウェーハで
あって、比抵抗が6Ω・cmであり、表面が(100)
面に対して(110>軸方向に1°傾いたものを用いた
。先ず、分子線エピタキシャル成長法において通常よく
行なわれている方法により、基板表面の清浄化を行なっ
た。次に、超高真空中で、基板温度を750℃に保ち、
基板表面にStビームとGaビームを同時に照射して厚
さが5000人、正孔濃度が5 X 10”cm−3の
p型Si単結晶層12をエピタキシャル成長させた。こ
こでp型不純物のGaの分布は、不規則である。次に、
Ga用のシャッタを閉じて、Siビームのみを照射して
、厚さ110人のアンドープSi単結晶層13を形成し
た。格子定数をa (=5.43人)とすると、この厚
さはほぼ20aに相当する。分子線エピタキシャル成長
によって、平坦な清浄表面が得られることはよく知られ
ている。また、平坦な清浄表面が、結晶面に対して傾い
ていると、原子配列に起因する階段状のステップが現わ
れることも、よく知られている。今の場合、Sjの結晶
構造、及び傾きの角度より、第2図及び第5図に示した
ようなステップが現われていると考えられる。第2図は
ステップの概念図であり、アンドープSi単結晶層13
の表面の3段のステップを図示しており、第5図は、ス
テップ近傍の原子配列を模式的に示したものであり、(
a)と(b)との2通りの構造のステップがある。ステ
ップはテラス14とキンク15とから成り、今の場合、
ステップの段差は、1原「7aのほぼ10倍である。第
2図は、ステップを説明するための概念図であって、実
際の試料は、2つの<110>軸方向に十分長く広がっ
ていることは言うまでもない。
ステップの幅は一定である方がよいが、加工技術の点か
ら多少の誤差があってもよい。
次に、基板温度を650℃に下げ、予め、450T:に
保っていたsb入りのクヌードセン・セルのシャッタを
開け、少なくともIM子子爪以上sbビームを試料表面
に照射し、シャッタを閉じた。5b−3iの結合エネル
ギーは、十分大きく、650’Cでも安定であるが、5
b−sbの結合エネルギーは比較的小さく、650℃で
は不安定であるために、試料表面のSj原子と結合した
Sb原子は安定に存在するが、sb原子のみと結合した
sb原子は、再蒸発してしまう。この結果、第6図に示
すように、Siの結晶構造を反映した形で、sb原子1
7の層が1原子層だけ形成される。
次に基板温度を750℃に上げ、300秒間この温度に
保持した後、ヒータのスイッチを切って急速に基板温度
を550℃以下に下げた。750’CではSiとsbと
の結合も不安定となり、試料表面のsb原子は再蒸発し
、sb原子の数は100秒の時定数で減少する。すなわ
ち、最初1原子層あったsb原子は、300秒後には0
.05原子層となるが、これは、第7図に示した、元の
キング部の一列の原子位置18の数に相当する。また、
一般に、超高真空下の結晶成長は、キング部から層成長
することが知られているが、再蒸発は、結晶成長と逆の
過程で進行すると考えられる。従って、18の位置のs
b原子は一番最後に再蒸発するので、今の場合は、最後
まで残ることになる。すなわち、今の場合、第3図に示
したように、i?fJ−aの間隔でsb原子17が並ん
だ原子列が、はぼ<110>軸方向に、約10「Yaの
間隔で並んだ構造が形成された。
sbビームを試料表面に照射する工程からここまでの一
連の工程を1便宜上、rsb原子列形成工程」と呼ぶこ
とにする。
次に、第4図に示すように、基板温度を650℃に保持
して、試料表面にSiビームを照射して、220人(〜
40a)の厚さのアンドープSi単結晶層19を形成し
た。第4図に示したように、この段階でも、原子配列に
起因する階段状のステップが現われる。ステップ間隔は
約10 汀aである。ただし、このステップのキンクは
、必ずしも先に形成したsb原子列の真上にあるとは限
らない。
更に、sb原子列形成工程と厚さ220人の厚さのアン
ドープSi単結晶成長を、交互に9回ずつ繰り返す(但
し、最後のアンドープSi層の厚さは110人とした)
ことによって、第1図に示したような、入方向すなわち
(110>軸にほぼ平行な方向に周期的にドナーが分布
している、膜厚2200人の、高濃度に不純物を含むn
形Si層20が形成できた。第1図は、ドナーの配置を
説明するための概念図であり、実際の試料は2つの<1
10>軸方向に十分長く広がっていることは言うまでも
ない。また、ここで、n形Si!20の中には、sb原
子列形成工程前後に形成したアンドープSi!(13,
19等)を含む。
以上のようにして作成したn形Si層20について、第
1図のA方向に電流を流して、2次元キャリヤ(今の場
合は電子)濃度と電子移動度を求めると、それぞれ、3
.3 X 10”am−”及び950c+++” / 
V、sであった。n形Si層20の厚さを2200人と
して3次元電子濃度を求めると、1.5 X 10”a
m−’となる。
従来法で形成された、ドナーを1.5X10”cm−’
含むn形Si層の電子移動度はおよそ100ca+” 
/ V、sであるから、本発明により、同じ数の不純物
を含むn形Si層で電子移動度は、約10倍に高められ
たことになる。すなわち、不純物濃度を高くしても、キ
ャリヤ移動度が、真性半導体の移動度に較べて、あまり
低下しない半導体結晶層が得られた。このような特長を
有する半導体結晶層は、実施例2以下に述べるような、
種々の半導体装置、特に高速動作の可能な半導体装置へ
の応用が有用である。
実施例 2 実施例1において説明した。<110>軸にほぼ平行な
方向に周期的にドナーが分布しているn型Si層20を
MES電界効果トランジスタの活性層に応用した、本発
明の一実施例について、第8図の断面構造図を参照して
説明する。
以下余白 実施例1と全く同様にして、p型Si基板ll上に、p
型Si単結晶層12をエピタキシャル成長させ、その後
、<110>軸にほぼ平行な方向(A方向)に周期的に
ドナーが分布しているn型S1層20を形成する。その
後、イオン注入法により。
ソース及びドレイン領域にn+導電層21を形成し、そ
の後、蒸着と選択エツチングによりソース電極22、ゲ
ート電極23、ドレイン電極24を形成し、第8図に示
すようなnチャンネルSi−MES電界効果トランジス
タを形成する。ゲート長りは177I!1とする。
得られたSi  MES′a界効果トランジスタは、不
純物濃度が高く、従って、キャリヤ濃度が高いにもかか
わらず、移動度が高いので、単位ゲート幅当りのトラン
スコンダクタンスg1は従来のSi−MES電界効果ト
ランジスタに較べて大幅に向上した。本実施例のSi−
MESf4界効果トランジスタは、高速動作半導体装置
として有用である。
以上の実施例においては、n型不純物原子として、sb
を用いたが、n型不純物原子として、P、As等を用い
ても同様な効果が得られた。また、上記実施例において
は、母体半導体としてSiを用いたが、Geを用いても
、同様な効果が得られた。また、母体半導体としてGa
Asを用い、n型不純物原子として、Si、Ge、S、
Sn、Te、Seのいずれかを用いても、同様の効果が
見られた。
以上の実施例においては、周期的な構造を有して配置さ
れる不純物原子としては、n型不純物原子すなわちドナ
ーを用いたが、p型不純物原子すなわちアクセプタを用
いて、正孔をキャリヤとしても同様の効果が得られた。
この場合、母体半導体として、SiもしくはGeを用い
る際は、p型不純物原子としては、8%Ga、In、A
(lのいずれかを用いることが適当であり、また、母体
半導体として、GaAsを用いる際には、P型不純物原
子としては、Be、Mg、Zn、Cd、Mnのいずれか
を用いることが適当である。
また、周期的な構造の不純物原子を含む単結晶層の半導
体装置への応用例として、実施例2ではME Sii界
効果トランジスタの例を説明したが、MO8電界効果ト
ランジスタ、接合型電界効果トランジスタ、バイポーラ
・トランジスタ等においても、同様な効果が得られた。
一般に、一対の電極と、この一対の電極で挟まれたキャ
リヤの移送領域と、キャリヤの制御手段(例えば、電界
効果トランジスタにおけるゲート)とを有する半導体装
置において、周期的な構造の不純物原子を含む単結晶層
をキャリヤの移送領域に用いた場合に、実施例2と同様
な効果が得られた。
特に、nチャンネルのGaAsMES電界効果1−ラン
ジスタに本発明を適用した場合には、GaAsの真性半
導体の電子移動度がSiに較べて約6倍も高いことも原
因して、実施例2のnチャンネルSi−MES電界効果
トランジスタよりも更に著しい高速動作を示す。
〔発明の効果〕
以上述べたように、本発明によれば、半導体単結晶層内
に不純物をドープしても、半導体単結晶層内のキャリヤ
の移動度を高く保つことができ、また、このような半導
体単結晶層を半導体装置のチャンネル領域として用いる
ことにより、半導体装置の高速化が可能であった。
【図面の簡単な説明】
第1図は実施例1のドナーが周期的に配置しているSi
単結晶層の概念図、第2図、第3図、第4図は実施例1
のSi層の作成工程を示すための概念図、第5図、第6
図、第7図は前記工程概念図を補足するためのステップ
の原子配列の概念図、第8図は実施例2のSiMES電
界効果トランジスタの断面構造図である。 11・・・基板       12・・・p型Si単結
晶層13・・・アンドープSi単結晶層 14・・・テラス      15・・・キンク16・
・・Si原子     17・・・sbg子18・・・
キング部の一列の原子位置 19・・・アンドープSi単結晶層 20・・・n型S
i層21・・・n+導電層     22・・・ソース
電極23・・・ゲート電極    24・・・ドレイン
電極代理人弁理士  中 村 純之助 第1図 <110> 11−一一基籾 第2図 〈110ン 第3図 (a) 16−・S−4G (b) 第5図 <110> +7−3.り原壬 第6図 ○   ○   O○   ○   O0ooooo。 oooo    ○   ○ ooooo。 oooooo。 oooooo    ○ 16−−・S7漂ノ 18−−−も7卸補−iす4λ六エイ凌 )r第7図

Claims (1)

  1. 【特許請求の範囲】 1、個々のドナー原子若しくは個々のアクセプタ原子が
    、少なくとも一方向に周期的に配置されている領域を有
    することを特徴とする半導体単結晶。 2、上記半導体単結晶の母体半導体はSi又はGeであ
    り、上記ドナー原子はSb、P、Asのいずれかの原子
    である請求項1記載の半導体単結晶。 3、上記半導体単結晶の母体半導体はSi又はGeであ
    り、上記アクセプタ原子はB、Ga、In、Alのいず
    れかの原子である請求項1記載の半導体単結晶。 4、上記半導体単結晶の母体半導体はGaAsであり、
    上記ドナー原子はSi、Ge、S、Sn、Te、Seの
    いずれかの原子である請求項1記載の半導体単結晶。 5、上記半導体単結晶の母体半導体はGaAsであり、
    上記アクセプタ原子はBe、Mg、Zn、Cd、Mnの
    いずれかの原子である請求項1記載の半導体単結晶。 6、少なくとも半導体単結晶と、該単結晶のそれぞれ所
    定の部分に電気的に接続された一対の電極と、キャリヤ
    の制御手段とを有する半導体装置において、上記半導体
    単結晶のキャリヤの移送領域内では、個々のドナー原子
    若しくは個々のアクセプタ原子が、少なくともキャリヤ
    の移送方向に周期的に配置されていることを特徴とする
    半導体装置。 7、上記半導体単結晶の母体半導体はSi又はGeであ
    り、上記ドナー原子はSb、P、Asのいずれかの原子
    である請求項6記載の半導体装置。 8、上記半導体単結晶の母体半導体はSi又はGeであ
    り、上記アクセプタ原子はB、Ga、In、Alのいず
    れかの原子である請求項6記載の半導体装置。 9、上記半導体単結晶の母体半導体はGaAsであり、
    上記ドナー原子はSi、Ge、S、Sn、Te、Seの
    いずれかの原子である請求項6記載の半導体装置。 10、上記半導体単結晶の母体半導体はGaAsであり
    、上記アクセプタ原子はBe、Mg、Zn、Cd、Mn
    のいずれかの原子である請求項6記載の半導体装置。 11、基板結晶の面を結晶面に対して傾けた半導体単結
    晶を準備する第1工程及び分子線エピタキシー法により
    上記半導体単結晶上の所定の部分にドナー原子若しくは
    アクセプタ原子を配列する工程と該ドナー原子若しくは
    アクセプタ原子上に半導体単結晶をエピタキシャル成長
    させる工程とを少なくとも1回繰り返すことにより、上
    記ドナー原子若しくはアクセプタ原子を周期的に一方向
    に配列させる第2工程を有することを特徴とする半導体
    単結晶の製造方法。 12、上記半導体単結晶の母体半導体はSi又はGeで
    あり、上記ドナー原子はSb、P、Asのいずれかの原
    子である請求項11記載の半導体単結晶の製造方法。 13、上記半導体単結晶の母体半導体はSi又はGeで
    あり、上記アクセプタ原子はB、Ga、In、Alのい
    ずれかの原子である請求項11記載の半導体単結晶の製
    造方法。 14、上記半導体単結晶の母体半導体はGaAsであり
    、上記ドナー原子はSi、Ge、S、Sn、Te、Se
    のいずれかの原子である請求項11記載の半導体単結晶
    の製造方法。 15、上記半導体単結晶の母体半導体はGaAsであり
    、上記アクセプタ原子はBe、Mg、Zn、Cd、Mn
    のいずれかの原子である請求項11記載の半導体単結晶
    の製造方法。
JP8737988A 1988-04-11 1988-04-11 半導体単結晶、半導体装置及び半導体単結晶の製造方法 Pending JPH01259523A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8737988A JPH01259523A (ja) 1988-04-11 1988-04-11 半導体単結晶、半導体装置及び半導体単結晶の製造方法
EP89106326A EP0338375A1 (en) 1988-04-11 1989-04-10 Semiconductor material having periodic arrangement of impurities

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8737988A JPH01259523A (ja) 1988-04-11 1988-04-11 半導体単結晶、半導体装置及び半導体単結晶の製造方法

Publications (1)

Publication Number Publication Date
JPH01259523A true JPH01259523A (ja) 1989-10-17

Family

ID=13913262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8737988A Pending JPH01259523A (ja) 1988-04-11 1988-04-11 半導体単結晶、半導体装置及び半導体単結晶の製造方法

Country Status (2)

Country Link
EP (1) EP0338375A1 (ja)
JP (1) JPH01259523A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62194679A (ja) * 1986-02-20 1987-08-27 Fujitsu Ltd 高移動度半導体装置及びその製造方法
JPS62273791A (ja) * 1986-05-21 1987-11-27 Nec Corp 半導体量子井戸レ−ザの作製方法
JPS63109A (ja) * 1986-06-19 1988-01-05 Nec Corp 半導体の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62194679A (ja) * 1986-02-20 1987-08-27 Fujitsu Ltd 高移動度半導体装置及びその製造方法
JPS62273791A (ja) * 1986-05-21 1987-11-27 Nec Corp 半導体量子井戸レ−ザの作製方法
JPS63109A (ja) * 1986-06-19 1988-01-05 Nec Corp 半導体の製造方法

Also Published As

Publication number Publication date
EP0338375A1 (en) 1989-10-25

Similar Documents

Publication Publication Date Title
US5466949A (en) Silicon oxide germanium resonant tunneling
US5796119A (en) Silicon resonant tunneling
KR100648769B1 (ko) 헤테로 결합을 포함하는 전계효과 트랜지스터로 기능을 하는 반도체장치 및 그 제조방법
JP5927168B2 (ja) ドープされた低温バッファ層を備えるシュードモルフィック高電子移動度トランジスタ
US5422305A (en) Method of forming implanted silicon resonant tunneling barriers
US7187045B2 (en) Junction field effect metal oxide compound semiconductor integrated transistor devices
WO1991006982A1 (en) Passivated polycrystalline semiconductors and quantum well/superlattice structures fabricated thereof
JPH0766366A (ja) 半導体積層構造体およびそれを用いた半導体装置
EP0252300A1 (en) Metal to semiconductor ohmic contacts
JPH0260063B2 (ja)
US4610731A (en) Shallow impurity neutralization
JPH0324782B2 (ja)
JPH0344919A (ja) 半導体デバイスの製造方法
JPH01259523A (ja) 半導体単結晶、半導体装置及び半導体単結晶の製造方法
JPH07111976B2 (ja) 半導体装置の製造方法
JPH0846222A (ja) 注入シリコン共鳴トンネリングダイオードおよびその製造方法
US5413947A (en) Method for manufacturing a semiconductor device with an epitaxial void
JPH05335346A (ja) 半導体装置及びその製造方法
JP7469201B2 (ja) 半導体装置とその製造方法
JPS61276261A (ja) 高速バイポ−ラトランジスタの製造方法
JP2708492B2 (ja) 半導体装置の製造方法
JP2867557B2 (ja) 半導体装置及びその製造方法
JPH0226781B2 (ja)
JPS596054B2 (ja) 半導体素子の製造方法
JPS63229763A (ja) 半導体装置