JPH01256276A

JPH01256276A - 画像読取装置

Info

Publication number: JPH01256276A
Application number: JP63084259A
Authority: JP
Inventors: Hisashi Masaki; 正木　久司
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-04-06
Filing date: 1988-04-06
Publication date: 1989-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像読取装置、特に原稿画像を読み取って得た
１画素当りの原稿濃度をデジタル値に変換し、外部の装
置へ送るようになした画像読取装置に関するものである
。

〔従来の技術〕

従来画像を読み取る際にそこで得られる画像データのフ
ォーマットに関して、外部装置から指示し得るようにな
した画像読取装置が知られている。例えば、２値モード
、デイザモード、更に多値モード等が外部装置から指示
し得るようになっていた。

〔発明が解決しようとしている問題点〕然るに、多値モ
ードのビット幅は外部装置で必要とされるビット幅に関
わりなく画像読取装置内部のＡ／Ｄコンバータのビット
幅で規定されていた。従って、例えば１．８ビツトのＡ
／Ｄコンバータを有する画像読取装置に対して、６ビツ
ト幅の多値データを要求しても受は付けられなかった。

従ってこの様な場合には、−旦外部装置側で８ビツト幅
のデータを受は取った後６ビツト幅のデータへ変換して
いた。

〔問題点を解決するための手段〕

このため、本発明に於いては、この種の原稿読取装置へ
、送信時の多値データ幅を可変としたことにより、外部
装置の必要とするデータ幅が外部装置から指示し得る様
に成すものであり、この様に構成することにより、外部
装置が大きな記憶装置を持っていない場合に於いてもそ
の装置の記憶装置の大きさに最も適した多値データが得
られることになる。更に、外部装置側での後処理が不要
となり、システム全体でのスルーブツトが向上する。

〔実施例〕

以下に本発明の実施例に基づいて説明する。第１図に本
発明を適用した画像読取装置の一実施例の、内部構成説
明図を示す。

（構　成）第１図に於いて、１は原稿画像読取装置（以下リーダと
称する）、２はリーダ本体で、プラテンガラス１７上に
原稿面を下にして載置された原稿１８を、原稿照明ユニ
ット１５中のハロゲンランプ１５ａで照射し、反射ミラ
ー１６を介して、レンズ１４により、ＣＯＤ　（電荷結
合デバイス）１２上に原稿画像を結像させて読み取るよ
う構成されている。１３はＣＯＤドライバ、１１は後述
する制御ユニットである。１９は、原稿１８をプラテン
ガラス１７上に密着させるためのプラテンカバーである
。

照明ユニット１５及びミラー１６は不図示のパルスモー
タにより往復動する。

（動　作）次に、第１図及び第２図、第３図を参照して、本実施例
リーダｌの動作を説明する。第２図はり一ダｌの内部回
路構成を示すブロック図、第３図は読み取り動作のシー
ケンスフローチャートである。

原稿１８は第１図に於けるプラテンガラス１７上に右端
が原稿先端となるように載置される。又、原稿照明ユニ
ット１５は第１図に於ける右端が初期位置となり、図に
示されない位置センサーによって位置を確認できるよう
に構成されている。

本実施例のリーダｌは外部装置２５０（例えば、デジタ
ルプリンタ、パソコン等）と接続されて使用されるもの
であり、これらの外部装置からのコマンドや、リーダか
らの画像データは制御信号２４９を通して行われるよう
に構成されている。

リーダ１の動作に先立って、外部装置２５０により各種
のコマンドが入力される。例えば、画素密度を３００．
　１５０．７５ｐｐｉの何れに選ぶか、画像データのフ
ォーマット、即ち２値、或は多値モードで画像データを
送信する等の設定用のコマンドである。これらのコマン
ドを受けたマイクロプロセサ２０８は予めタイミング信
号発生回路２０９やバッキング回路２０５などへ、必要
となる設定を行う。

第３図に於いて、外部装置２５０から読み取り開始コマ
ンドが入力されると、まずステップＳ１に於いて照明ユ
ニット１５がホームポジションに有るかどうかが確認さ
れ、ホームポジションにいないときはステップＳ７に於
て照明ユニット１５をホームポジションへ移動するよう
、パルスモータが制御される。ここで言うところのホー
ムポジションとは第１図に於ける矢印Ａの方向の反対方
向へいっばいに照明ユニット１５を移動させた位置であ
り、図に示されていないセンサーによって照明ユニット
１５がホームポジションに位置されたことが検知される
ようになっている。

次にランプ１５ａが点灯され（ステップＳ２）、３００
から５００　ｍ　ｓ　ｅ　ｃの間光量安定のために待機
する。その後リーダ１は読み取り動作に入り、第１図に
示される矢印Ａの方向へ走査を開始する。原稿照明ユニ
ット１５の初期位置からプラテンガラス１７上の原稿先
端までは、約２〜３　ｍ　ｍあり、この間にパルスモー
タによるミラーの走査速度が安定するように制御されて
いる。

原稿照明ユニット１５が上記原稿先端まで来たとき、マ
イクロプロセサ２０８はＩ／Ｆ回路２０７に対して画像
信号の出力許可を出力し、読み取られた画像信号が順次
外部装置２５０へ送出される（ステップＳ３）。

光学系の走査位置はマイクロプロセサ２０８がパルスモ
ータを駆動するパルス数によって一義的に決定されるた
め、マイクロプロセサ２０８は必要なパルス数をモータ
へ出力した時点で原稿読み取り終了と判定する。そして
、ランプ１５ａを消灯し、画像出力不可信号をＩ／Ｆ回
路２０７へ出力、モータ反転等の制御を行うと共に原稿
読み取りの終了を外部装置２５０に対して行う（ステッ
プ５２４）。

その後、マイクロプロセサ２０８は原稿照明ユニット１
５が前記不図示の初期位置（ホームポジション）へ戻っ
たことを確認するとモータを停止する（ステップＳ６）
。この光学系の戻りの間に外部装置２５０から次の読み
取りコマンドが来ないとき場合には、上記初期位置に停
止して、動作の終了となる。

第２図にしたがって画像読取装置の内部構成を説明する
と、１２は画像を読み取るＣＯＤセンサー、２０１はＣ
ＯＤ画像アナログ信号のアンプ、２０２は前記ＣＣＤか
らのアナログ信号をデジタル化するＡ／Ｄ変換器であり
、本実施例の場合に於いては入力されるアナログ信号を
各画素毎に８ビツトのパラレル信号へ変換する。

２０９はＣＯＤ及びその他の回路へのタイミング信号の
発生回路であり、第５図にこのタイミング発生回路２０
９からＣＣＤ１２へ与えられる信号のタイミングチャー
トを示す。上記Ａ／Ｄコンバータ２０２からの８ビツト
の出力信号はＶＤＯ−ＶＤ８．１！：して示されている
。

２１３及び２１４はマイクロ・プロセサー２０８からの
信号にしたがって、タイミング発生回路２０９からのク
ロックを間引くための主走査方向密度制御回路、及び主
走査方向倍率制御回路である。

２１２は画像信号を２値化する為の２値化回路であり、
デイザマトリクスを用いたデイザ化、固定閾値を用いた
２値化等が行える構成と成っている。

２０５は関わる２値化された画像信号または、多値画像
信号を８ビツトのパラレル信号に直すためのシリアル−
パラレル変換器であり後に詳しく説明される。

２０６は８ビツトパラレル化された画像信号を一時記憶
するバッフアメそりであり、画像情報を受は取る外部装
置２５０のスピードに合わせるために用いられる。これ
ら画像信号は一旦２０６のバッファメモリへ格納された
後、２０７に示されるＩ／Ｆ回路を通して外部装置２５
０へ送信される。２４９は本リーダ１に対して外部装置
２５０から指示を与える為の制御信号ラインであり、リ
ーダ１から外部装置２５０への情報伝送はこの信号ライ
ンを通して行われ、更に外部装置２５０からの情報伝送
も又この信号ラインを通して行われる。すなわちこの信
号ライン２４９は双方向であり、外部装置２５０からの
指示にしたがってその方向を決定される。

２１５．２１６は夫々前記バッファメモリ２０６へのデ
ータのリード及びライトを制御する制御回路である。

マイクロプロセサ２０８には、ＲＯＭ／ＲＡＭである２
０８Ａ、２０８Ｂが付属しており、リーダ内部のシーケ
ンスを制御している。

２３０はステッピング・モータであり、原稿画像読取の
際、照明ユニット１５及びミラー１６の副走査方向への
移動制御を行う為のものである。２１１は前記ステッピ
ング・モータ２３０を駆動するモーター・ドライブ信号
発生回路であり、これの駆動クロックは、ＣＰＵ２０８
の内部タイマで生成される。

第５図（Ａ）は主走査方向の密度制御回路２１３の動作
例を示す。主走査方向密度制御回路２１３は、例えば、
レートマルチプライヤにて構成される。

第５図（Ａ）に於いて、（２）は３００ＰＰＩ時に於い
て制御回路２１３から出力されるクロック信号であり、
主走査方向密度制御回路２１３へ入力されるベース・ク
ロックがそのまま出力される。（３）及び（４）は夫々
前記クロック（２）を１！２分周及び１！４分周したも
ので、夫々１５０ＰＰＩ時及び７５ＰＰＩ時のクロック
となる。これらの密度切り換えはＣＰＵ２０８によって
成される。

第５図（Ｂ）は主走査方向倍率制御回路２１４の動作を
示す。主走査方向倍率制御回路２１４は例えばｌＯ進カ
ウンターをベースとしたレートマルチ・プライアにより
構成され、レート・マルチプライアの入力クロックは、
前記主走査方向密度制御回路２１３から与えられる。

第５図（Ｂ）はいずれも、３００ＰＰＩ時に於ける主走
査方向倍率制御回路２１４の出力クロックの状態を示し
ている。この図に於いて、（２）は２００％時、（３）
は１５０％時、（４）は１００％時、（５）は５０％時
の様子を示している。

主走査方向倍率制御回路２１４で生成される出力クロッ
クは、バッキング回路２０５及びライト制御回路２１５
へ与えられる。バッキング回路２０５では２値モードの
場合は８個のクロックを数えるとバッキングデータを出
力する様に構成される。これらはＣＰＵ２０８の指令に
よって行われる。

ライト制御回路２１５では主走査方向倍率制御回路２１
４から与えられるクロックに基づき、バッファ・メモリ
２０６に与えるアドレス情報及び書き込み情報を生成す
る。これらアドレス情報、及び書き込み情報は前述のバ
ッキング回路２０５と同様に、２値モードの場合には８
個のクロックを計算した時点で、有効情報が出力される
ように構成される。これらはＣＰＵ２０８の指令によっ
てなされる。

リード制御回路２１６はバッファメモリ２０６に記憶さ
れている画像情報をインターフェイス回路２０７を経由
して、外部装置２５０に伝送する制御を行うものである
。動作様態は予め設定された転送速度に基づき、順次ア
ドレス情報及び読みだし情報をバッファ・メモリ２０６
に出力し、逐次画像データを読みだして行く。

第５図（Ｃ）は副走査方向への光学系（照明ユニット１
５、ミラー１６）の移動を行うために、ＣＰＵ２０８か
らモータドライブ信号発生回路２１１に与えられる入力
クロックの様態を示したものである。

この図に於いて、Ｈ５ＹＮＣ信号は１ラインの周期信号
を示している。（２）は５０−１００％読取時のクロッ
ク例であり、この例ではｌライン駆動するのに４パルス
を与えている。（３）は１０１〜２００％読取時のクロ
ック例であり、（２）を１／２に分周したものである。

これらのクロックはＣＰＵ２０８の内部タイマーに依っ
て生成される。

第５図（Ｄ）はバッファメモリ２０６に画像データを書
き込む際に書き込み許可信号を制御してライン情報の間
引きを行う一例である。（２）は１／２に間引き、（３
）は１／３に間引き、（４）は１／４に間引いた時の動
作様態である。副走査方向の画素密度制御及び読取倍率
制御は第５図（Ｃ）及び（Ｄ）に示す動作様態の合成に
依って行われる。これら副走査の動作は主走査の動作様
態と同じ為ここに於いてはその説明を省略する。

第６図から第１０図までを用いて、バッキング回路２０
５の詳細を説明する。第６図はこのバッキング回路２０
５によって８ビツトの画像データを６ビツト幅のデータ
に変換して、更に８ビツト幅の外部装置２５０との接続
信号ライン２４９へ送る時のフォーマットを示す。

第６図ではｎ画素目のデータがＮバイト目へバッキング
されるところから示されている。すなわち、ｎ画素目の
８ビツトデータのうち上位６ビツトがＮバイト目の下位
６ビツトへ移され、更に、ｎ＋１画素目の８ビツトデー
タの上位６ビツトのうちの下位２ビツトが付は加えられ
た後、１バイトのデータとして送り出される。ここにお
いては、右詰めでバッキングされているが、左詰めで行
うことも、後述するフォーマットＲＯＭの内容を容易に
変更することが本実施例の場合には可能なように構成さ
れている。

以下同様にしてＮ＋１．Ｎ＋２バイトが生成され、順次
外部装置２５０へ送り出される。

第７図、第８図に第２図に示されるバッキング回路２０
５のうち多値データのバッキング回路を示す。第７図に
おいて、７０１はセレクタで有り、セレクタ７０１は８
ビツトのデータＶＤＯ〜ＶＤＴの中からバッキング後送
出データのＭＳＢへ導かれるビットを選択する。その選
択は５ＥＬ７０，５ＥＬ７１゜５ＥＬ７２にて行われる
。セレクタ７０１で選択された８ビツトの内の１ビツト
はパルス信号ＧＥＴ−ＰＬＳに応答してＤタイプフリッ
プフロップ（以下Ｆ／Ｆと称する）７０２でラッチされ
る。このサイクルは入力される画像データの並べ替えを
行っている。

次のパルス信号ＰＡＫ−ＰＬＳに応答してラッチ動作す
るＦ／Ｆ７０３は外部装置　２５０へ送るための８ビツ
トをまとめるＦ／Ｆである。この段のＦ／Ｆ７０３は次
段のバッファメモリ（第２図２０６）へ接続されている
。このＦ／Ｆ群に因ってバッキングされた後バイトデー
タとして書き込まれる。

セレクタ７０５、Ｆ／Ｆ７０６．７０７はバッキング後
送出データのＭＳＢの下位ビットへ導かれるビットを選
択し、またセレクタ７３３、Ｆ／Ｆ７３４，７３５はバ
ッキング後送出データのＬＳＢへ導かれるビットを選択
する。尚、７０９〜７１３は夫々バッキング後送出デー
タの他のビットへ導かれるビットを選択する同様の構成
からなる回路ブロックである。

従って、セレクタ及び２個のＦ／Ｆ共に各々８個づつあ
る事は言うまでもない。

第８図は前記セレクタ群、Ｆ／Ｆ群等を駆動するための
選択信号及びタイミング信号を発生させる回路図である
。８０１．　８０２はカウンタであり、８０３はデコー
ダである。それぞれの信号は第９図に示す如く出力され
る。

カウンタ８０１は基本クロックＣＬＫをカウントしてお
り、Ｆ／Ｆ８１２によってカウントの開始及び停止を行
う。カウンタ８０２は制御回路２１４から出力されるＰ
ＩＸＣＬＫをカウントしており、本バッキング回路２０
５へ入力される画像データと同期関係にある。

カウンタ８０２の出力はＲＯＭＩからＲＯＭ３　（８０
９〜８１１）のアドレスラインＡ２−Ａｌ４までを駆動
する。即ち、各ＲＯＭ８０９〜８１１は１画素毎に４づ
つアドレスが進むようになっている。ＲＯＭ−８０９か
ら８１１までは例えばＥＰＲＯＭであり、フォーマット
制御ＲＯＭと称する。このＲＯＭは１画素の区間すなわ
ち、ＩＰＩＸＣＬＫ区間内に於いて、４個のアドレスが
アクセスされるように構成されており、その出力は第７
図示の８個のそれぞれのセレクタへのビット選択信号Ｓ
ＥＬとなっている。第１０図に８ビツトの画像データＶ
ＤＯ−ＶＤＴからの上位６ビツトを選択し、この６ビツ
トデータ幅のデータを８ビツトデータにバッキングする
場合に、ＲＯＭからどの様な値が出力されるかを示す。

各１画素区間は４サイクルで構成されており、先ず、０
サイクル目に於いて各々のセレクタへ３本の信号線を用
いて表に示す値が送られる。このサイクルは８ビツトの
画像データのビットの順序の並べ替えを行っている。例
えば第９図ＡＯに当たるところの“２″という値は８ビ
ツトの入力画像データ内、ＬＳＢから３番目のビットが
選択されることを示している。

又、表中Ｘとして示されている信号、例えば第９図Ａ７
はその値は内容を問わないと言う意味である。

次の１サイクル目は３本の内置下位の１本のみが使用さ
れる。このサイクルはＰＡＫＰＬＳを生成するために使
用され、このＰＡＫＰＬＳは第７図示のゲート７０４を
通った後Ｆ／Ｆ７０３をクロックする。このサイクルは
並べ替えが終了したデータを８ビツトへバッキングする
ために用いられる。従って、このサイクルではバッキン
グするのに必要なビットのみが選択的にクロックされる
ようゲート７０４が設けられている。

２サイクル目においてはバッキング終了したデータをバ
ッファメモリ２０６へ書き込むのに用いられる。従って
、バッキングが終了していないときはこのサイクルでＲ
ＡＭＷＲＴパルスは生成されない。

３サイクル目に於いてはバッキング終了して残ったビッ
トをＦ／Ｆ７０２に対応するＦ／Ｆ群からＦ／Ｆ７０３
に対応するＦ／Ｆ群へ移すのに使用される。

以上述べた各サイクルの順に、並べ替え、ラッチ、バッ
キング、バッファメモリへの書き込み、余りデータの保
存を繰り返して行（。以上の繰り返しを順次行うことに
よって、指定のバッキング・を行う。このＲＯＭの上位
２本の信号線であるＡ１５゜Ａ１６は本実施例において
選択できる多値のデータ幅である、４．　６．　７．　
８の４種類のデータ幅指示に用いられる。これらの多値
データ幅はＣＰＵ２０８によって指示される。このデー
タバッキングフォーマットを決定する多値フォーマット
制御の内容はこの実施例に示すものばかりではな（，６
ビツトフオーマツトに於ける右詰め、または左詰め等の
指示として使用出来るようにしても良いことは言うまで
もない。これら多値フォーマットの指示は第８図のＲＯ
Ｍ群の内容を変更することで自在に組み合わせることが
出来る。

（他の実施例）以上説明したように、本実施例の場合には８ビツトのパ
ラレルデータ外部バスに合うようにバッキングが実行さ
れたが、これのみに限定されるものではなく、外部との
インターフェース信号がシリアル接続されているときに
は第１１図に示す通り、外部装置から指示されたデータ
幅にしたがって、シリアルにバッキングしてもよい。こ
の場合には、バッファーメモリ２０６（第２図）の内部
でパラレル・シリアル変換を実行することにより可能で
ある。または第７図のセレクター７０１のみを用いて順
次必要なビットを次の段のメモリへ送ることで構成して
もよい。この場合のメモリはＦＩＦＯ等で構成すればよ
い。

またフォーマット制御ＲＯＭ部をＲＡＭに置き替えてＣ
ＰＵ２０８から自由にアクセス出来るようになし、前記
フォーマットに関するデータをＣＰＵ２０８内部のＲＯ
Ｍからダウンロードする構成も考えられる。

以上説明したように本実施例の回路をもちいた画像読み
取り装置は外部からの指令により任意のデータ幅の多値
データを８ビツトへバッキングした後送信することが出
来る。これによって外部装置が小型のパソコンに於いて
も、更には大きな記憶部を有するミニコンクラスのホス
トに対しても対応できる、自在な画像データを送信する
ことが可能な画像読み取り装置を構成することが出来る
。

更に、前記説明から容易に判ることであるが、第８図の
ＲＯＭをＥＦＲＯＭにしておくことにより、バッキング
のフォーマットを容易に変更することが出来る為、最小
の変更で、種々の多値データフォーマットに対応するこ
とが出来る。

〔効　果〕

以上説明した様に、本発明によると、送信される画像信
号の多値データのビット幅を可変としたので、外部装置
に適したビット幅で画像信号を送信可能となる。

【図面の簡単な説明】

第１図は本発明による画像読み取り装置の内部構成説明
図、第２図は第１図の主要部の回路構成ブロック図、第
３図は読み取り動作を示すフローチャート図、第４図、
第５図（Ａ）〜（Ｄ）は画像読取りに係る各種信号のタ
イミングチャート図、第６図はバッキング動作の説明図
、第７図、第８図はバッキング回路の詳細図、第９図は
バッキングに係る各種信号のタイミングチャート図、第
１０図はＲＯＭの出力例を示す図、第１１図は他の実施
例に基づいて出力されたときのフォーマットを示す図で
ある。

Claims

【特許請求の範囲】

（１）原稿画像を走査し、多値データの画像信号を外部
へ送信するようになした画像読取装置において、多値デ
ータのビット幅を可変としたことを特徴とする画像読取
装置。
（２）特許請求の範囲第１項に記載の画像読取装置であ
って、多値データのビット幅のデータをパラレル信号バ
スに合わせて詰めて送出することを特徴とする画像読取
装置。
（３）特許請求の範囲第１項に記載の画像読取装置であ
って、前記多値データのビット幅に関するパラメータを
外部から指示することを特徴とする画像読取装置。