JPH01256146A - 半導体装置 - Google Patents
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、いわゆる５ｏｌ（Ｓｉ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造を有する半導体装置に
適用して好適なものである。
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造を有する半導体装置に
適用して好適なものである。
本発明の半導体装置は、基板と、４００℃以下の温度で
硬化する接着剤と、上記接着剤により上記基板に接着さ
れている単結晶半導体膜とを有し、これによって耐熱性
の低い基板を用いて高性能の半導体装置を得ることがで
きる。
硬化する接着剤と、上記接着剤により上記基板に接着さ
れている単結晶半導体膜とを有し、これによって耐熱性
の低い基板を用いて高性能の半導体装置を得ることがで
きる。
ＳＯＩ構造は、低浮遊容量である、絶縁分離が容易であ
る等の利点を有するため、このＳ ＯＩ 構造により高
集積、高速のデバイスの実現が期待されている。従来、
このＳＯＩ構造を形成するための方法としては、絶縁体
基板上に形成されたアモルファスまたは多結晶のシリコ
ン（Ｓｉ）膜をレーザービーム、カーボンヒーター、Ｔ
１．子’：：−ム等ヲ用いて加熱し、これを再結晶化さ
せる方法が知られているが、この方法では未だ完全な単
結晶Ｓｉ膜が得られていないのが実情である。
る等の利点を有するため、このＳ ＯＩ 構造により高
集積、高速のデバイスの実現が期待されている。従来、
このＳＯＩ構造を形成するための方法としては、絶縁体
基板上に形成されたアモルファスまたは多結晶のシリコ
ン（Ｓｉ）膜をレーザービーム、カーボンヒーター、Ｔ
１．子’：：−ム等ヲ用いて加熱し、これを再結晶化さ
せる方法が知られているが、この方法では未だ完全な単
結晶Ｓｉ膜が得られていないのが実情である。
最近、単結晶Ｓｉ基板と絶縁体基板とを１０００℃程度
の高温熱処理により貼り合わせ、この単結晶Ｓｔ基板を
研削により薄膜化することによって、単結晶Ｓｉ膜によ
るＳｏｌ構造を形成する試みがなされテイル（例えば、
ＩＥＥＥ ＣＩＲＣＵＩＴＳ ＡＮＤ ＤＥＶＩＣＥＳ
Ｍ八ＧＡＺＩＮＥへ ＪＵＬＹ １９８７． ｐ
ｐ、２Ｏ−２６）。
の高温熱処理により貼り合わせ、この単結晶Ｓｔ基板を
研削により薄膜化することによって、単結晶Ｓｉ膜によ
るＳｏｌ構造を形成する試みがなされテイル（例えば、
ＩＥＥＥ ＣＩＲＣＵＩＴＳ ＡＮＤ ＤＥＶＩＣＥＳ
Ｍ八ＧＡＺＩＮＥへ ＪＵＬＹ １９８７． ｐ
ｐ、２Ｏ−２６）。
しかしながら、上記従来技術においては、単結晶Ｓｉ基
板と絶縁体基板とを貼り合わせるために上述のように高
温の熱処理が必要であるため、絶縁体基板には必然的に
耐熱性が要求される。その結果、耐熱性の低いガラス基
板や樹脂基板を絶縁体基板として用いることは困難であ
った。
板と絶縁体基板とを貼り合わせるために上述のように高
温の熱処理が必要であるため、絶縁体基板には必然的に
耐熱性が要求される。その結果、耐熱性の低いガラス基
板や樹脂基板を絶縁体基板として用いることは困難であ
った。
従って本発明の目的は、ガラス基板や樹脂基板のような
耐熱性の低い基板を用いて高性能の半導体装置を得るこ
とにある。
耐熱性の低い基板を用いて高性能の半導体装置を得るこ
とにある。
本発明は、基板（１）と、４００℃以下の温度で硬化す
る接着剤（２）と、接着剤（２）により基板（１）に接
着されている単結晶半導体膜（４ａ、４ｂ）とを有する
半導体装置である。
る接着剤（２）と、接着剤（２）により基板（１）に接
着されている単結晶半導体膜（４ａ、４ｂ）とを有する
半導体装置である。
上記した手段によれば、４００℃以下の低温で単結晶半
導体膜を基板に接着することができるので、この基板と
してガラス基板や樹脂基板のような耐熱性の低い基板を
用いることができる。また、単結晶半導体膜を用いて半
導体装置を構成することができるので、高性能の半導体
装置を得ることができる。これによって、耐熱性の低い
基板を用いて高性能の半導体装置を得ることができる。
導体膜を基板に接着することができるので、この基板と
してガラス基板や樹脂基板のような耐熱性の低い基板を
用いることができる。また、単結晶半導体膜を用いて半
導体装置を構成することができるので、高性能の半導体
装置を得ることができる。これによって、耐熱性の低い
基板を用いて高性能の半導体装置を得ることができる。
［実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図に示すように、本実施例による半導体装置におい
ては、軟化温度が例えば５００〜６００℃程度の透明な
ガラス基板ｌ上に接着剤２により例えばＳｉＯ２膜のよ
うな絶縁膜３及び単結晶Ｓｉ膜４ａ、４ｂが接着されて
いる。これらの単結晶Ｓｉ膜４ａ、４ｂの膜厚は例えば
５００〜１００００人程度である。な庶出上記絶縁１１
５２３は単結晶Ｓｉ膜４ａ、４ｂ同士を分離するための
ものであるが、通常は接着剤２自身が絶縁性を有するの
で、この絶縁膜３は省略することが可能である。
ては、軟化温度が例えば５００〜６００℃程度の透明な
ガラス基板ｌ上に接着剤２により例えばＳｉＯ２膜のよ
うな絶縁膜３及び単結晶Ｓｉ膜４ａ、４ｂが接着されて
いる。これらの単結晶Ｓｉ膜４ａ、４ｂの膜厚は例えば
５００〜１００００人程度である。な庶出上記絶縁１１
５２３は単結晶Ｓｉ膜４ａ、４ｂ同士を分離するための
ものであるが、通常は接着剤２自身が絶縁性を有するの
で、この絶縁膜３は省略することが可能である。
上記接着剤２としては、４００℃以下の温度で硬化する
接着剤が用いられる。具体的には、例えばポリエステル
系やエポキシアクリレート系の紫外線硬化型の接着剤、
ウレタン系、エポキシ系、ポリエステル系等の二液混合
型の接着剤、例えば２００℃程度以下の温度で硬化する
エポキシ系の加熱硬化型の接着剤、例えばシアノアクリ
レートモノマーのような水分で硬化する瞬間接着剤、ア
ルミナ（Ａｈ Ｏ：ｌ ）やシリカ（Ｓｉ Ｏ□）の微
粒子を溶剤に熔かしてペースト状にしたものである無機
接着剤（例えば１００℃で１時間の乾燥により硬化する
）等を用いることができる。
接着剤が用いられる。具体的には、例えばポリエステル
系やエポキシアクリレート系の紫外線硬化型の接着剤、
ウレタン系、エポキシ系、ポリエステル系等の二液混合
型の接着剤、例えば２００℃程度以下の温度で硬化する
エポキシ系の加熱硬化型の接着剤、例えばシアノアクリ
レートモノマーのような水分で硬化する瞬間接着剤、ア
ルミナ（Ａｈ Ｏ：ｌ ）やシリカ（Ｓｉ Ｏ□）の微
粒子を溶剤に熔かしてペースト状にしたものである無機
接着剤（例えば１００℃で１時間の乾燥により硬化する
）等を用いることができる。
上記単結晶Ｓｉ膜４ａ、４ｂ上には例えばＳｉＯ□膜の
ようなゲート絶縁膜５及び例えばアルミニウム（ＡＩ）
のような金属から成るゲート電極Ｇ１、Ｇ２が形成され
ている。また、上記単結晶Ｓｔ膜４ａ中には、上記ゲー
ト電極Ｇ、に対して自己整合的に例えばｎ゛型のソース
領域６及びドレイン領域７が形成されている。同様に、
上記単結晶Ｓｉ膜４ｂ中には、上記ゲート電極Ｇ２に対
して自己整合的に例えばｎ゛型のソース領域８及びドレ
イン領域９が形成されている。さらに、符号１０は例え
ば５ｉＯｔ膜のようなパッシベーション膜を示す。
ようなゲート絶縁膜５及び例えばアルミニウム（ＡＩ）
のような金属から成るゲート電極Ｇ１、Ｇ２が形成され
ている。また、上記単結晶Ｓｔ膜４ａ中には、上記ゲー
ト電極Ｇ、に対して自己整合的に例えばｎ゛型のソース
領域６及びドレイン領域７が形成されている。同様に、
上記単結晶Ｓｉ膜４ｂ中には、上記ゲート電極Ｇ２に対
して自己整合的に例えばｎ゛型のソース領域８及びドレ
イン領域９が形成されている。さらに、符号１０は例え
ば５ｉＯｔ膜のようなパッシベーション膜を示す。
このパッジベージぢン膜１０にはコンタクトホール１０
ａ〜１０ｄが形成されている。そして、このコンタクト
ホール１０ａを通じて上記ソース領域６に電極１１が、
コンタクトホール１０ｂを通じて上記ドレイン領域７に
電極１２が、コンタクトホール１０ｃを通じて上記ソー
ス領域８に電極１３が、コンタクトホール１０ｄを通じ
て上記ドレイン領域９に電極１４がそれぞれ形成されて
いる。これらの電極１１〜１４は例えばＡＩのような金
属かう成る。
ａ〜１０ｄが形成されている。そして、このコンタクト
ホール１０ａを通じて上記ソース領域６に電極１１が、
コンタクトホール１０ｂを通じて上記ドレイン領域７に
電極１２が、コンタクトホール１０ｃを通じて上記ソー
ス領域８に電極１３が、コンタクトホール１０ｄを通じ
て上記ドレイン領域９に電極１４がそれぞれ形成されて
いる。これらの電極１１〜１４は例えばＡＩのような金
属かう成る。
上記ゲート電極ＧＩ、ソース領域６及びドレイン領域７
によりｎチャネルＭＯ３ＦＥＴＱ＋が構成され、ゲート
電極Ｇ２、ソース領域８及びドレイン領域９によりｎチ
ャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚが構成される。
によりｎチャネルＭＯ３ＦＥＴＱ＋が構成され、ゲート
電極Ｇ２、ソース領域８及びドレイン領域９によりｎチ
ャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚが構成される。
次に、上述のように構成された本実施例による半導体装
置の製造方法の一例について説明する。
置の製造方法の一例について説明する。
なお、ここでは接着剤２として紫外線硬化型の接着剤を
用いる。
用いる。
第２図Ａに示すように、まず単結晶Ｓｉ基板４の表面に
例えば熱酸化により例えばＳｉＯ□膜のような絶縁膜３
を形成する。
例えば熱酸化により例えばＳｉＯ□膜のような絶縁膜３
を形成する。
次に第２図Ｂに示すように、ガラス基板１上にあらかじ
め接着剤２を塗布しておき、上記単結晶Ｓｉ基板４の絶
縁膜３側をこの接着剤２に貼り付ける。この後、ガラス
基板１側から例えばキセノン（Ｘｅ）ランプを光源とし
て用いて例えば波長４００ｎｍ以下の紫外線（図示せず
）を上記接着剤２に照射する。これによって、この接着
剤２が硬化し、上記ガラス基板１と上記単結晶Ｓｔ基板
４とが次に述べる研削による薄膜化が可能な程度に強固
に貼り合わされる。
め接着剤２を塗布しておき、上記単結晶Ｓｉ基板４の絶
縁膜３側をこの接着剤２に貼り付ける。この後、ガラス
基板１側から例えばキセノン（Ｘｅ）ランプを光源とし
て用いて例えば波長４００ｎｍ以下の紫外線（図示せず
）を上記接着剤２に照射する。これによって、この接着
剤２が硬化し、上記ガラス基板１と上記単結晶Ｓｔ基板
４とが次に述べる研削による薄膜化が可能な程度に強固
に貼り合わされる。
次に、上記単結晶Ｓｔ基板４を研削することにより、第
２図Ｃに示すように薄膜化する。この研削は、大部分は
機械的研削であるラッピングにより行い、最後に機械的
作用及び化学的作用を併用したポリッシングにより行う
。この場合、ラッピングにより生じる損傷の深さが約２
μｍ程度であることを考慮して、厚さ２μｍ程度までは
ラッピングを行い、その後ポリッシングを行う。
２図Ｃに示すように薄膜化する。この研削は、大部分は
機械的研削であるラッピングにより行い、最後に機械的
作用及び化学的作用を併用したポリッシングにより行う
。この場合、ラッピングにより生じる損傷の深さが約２
μｍ程度であることを考慮して、厚さ２μｍ程度までは
ラッピングを行い、その後ポリッシングを行う。
次に第２図りに示すように、上述のようにして薄膜化さ
れた単結晶Ｓｉｉ板４をエツチングにより所定形状にパ
ターンニングして島状の単結晶５ｉｌｉ４ａ、４ｂを形
成する。
れた単結晶Ｓｉｉ板４をエツチングにより所定形状にパ
ターンニングして島状の単結晶５ｉｌｉ４ａ、４ｂを形
成する。
次に第２図已に示すように、例えばプラズマＣＶＤ法や
光ＣＶＤ法により全面にゲート絶縁膜５を形成した後、
この絶縁膜５上に例えばスバンタ法や蒸着法により例え
ばＡＩ膜１５を形成する。これらのゲート絶縁膜５及び
ＡＩ膜１５の形成はいずれも４００℃以下の低温で行う
。なお、このゲート絶縁膜５は、第２図Ｃに示すように
単結晶Ｓｉ基板４を薄膜化した後、例えば酸素（０２）
ガスを含む雰囲気のような酸化性雰囲気中で例えばＸｅ
Ｃｌエキシマ−レーザーによるパルスレーザ−ビーム（
波長３０８ ｎｍ）をこの薄膜化された単結晶Ｓｉ基板
４の表面に照射して加熱することによっても形成するこ
とが可能である。
光ＣＶＤ法により全面にゲート絶縁膜５を形成した後、
この絶縁膜５上に例えばスバンタ法や蒸着法により例え
ばＡＩ膜１５を形成する。これらのゲート絶縁膜５及び
ＡＩ膜１５の形成はいずれも４００℃以下の低温で行う
。なお、このゲート絶縁膜５は、第２図Ｃに示すように
単結晶Ｓｉ基板４を薄膜化した後、例えば酸素（０２）
ガスを含む雰囲気のような酸化性雰囲気中で例えばＸｅ
Ｃｌエキシマ−レーザーによるパルスレーザ−ビーム（
波長３０８ ｎｍ）をこの薄膜化された単結晶Ｓｉ基板
４の表面に照射して加熱することによっても形成するこ
とが可能である。
次に、上記ＡＩ膜１５及び絶縁ＷｉＩ５をエツチングに
より所定形状にパターンニングして、第２図Ｆに示すよ
うにゲート電極Ｇ１、Ｇｚを形成する。
より所定形状にパターンニングして、第２図Ｆに示すよ
うにゲート電極Ｇ１、Ｇｚを形成する。
次に第２図Ｇに示すように、例えばフォスフイン（ＰＨ
：＋ ）を反応ガスとして用いたプラズマＣＶＤ法によ
り４００℃以下の低温で全面に例えば膜厚１００人程庶
出リン（Ｐ）膜１６を形成する。
：＋ ）を反応ガスとして用いたプラズマＣＶＤ法によ
り４００℃以下の低温で全面に例えば膜厚１００人程庶
出リン（Ｐ）膜１６を形成する。
この後、例えば室温でパルスレーザ−ビーム１７を全面
に照射する。このパルスレーザ−ビーム１７としては例
えばＸｅＣＩエキシマ−レーザーによるパルスレーザ−
ビームを用いることができ、そのパルス幅は例えば２０
ｎｓ、照射エネルギー密度は例えば０．５Ｊ／ｃｄ程度
である。このパルスレーザ−ビーム１７の照射により上
記単結晶Ｓｉ膜４ａ、４ｂが瞬間的に加熱され、その結
果上記Ｐ膜１６が直接接しているこれらの単結晶Ｓｉ膜
４ａ、４ｂ中にＰが上記ゲート電極Ｇ＋１Ｇｚに対して
自己整合的にドーピングされる。これによって、ゲート
電極Ｇ、に対して自己整合的にソース領域６及びドレイ
ン領域７が、ゲート電極Ｇ２に対して自己整合的にソー
ス領域８及びドレイン領域９が形成される。この場合、
このパルスレーザ−ビーム１７の照射により加熱される
のは単結晶Ｓｉ膜４ａ、４ｂだけであり、下層の接着剤
２及びガラス基板１は加熱されない。なお、これらのソ
ース領域６．８及びドレイン領域７．９は、ゲート電極
Ｇ、、Ｇ、をマスクとして単結晶Ｓｉ膜４ａ、４ｂ中に
ｎ型不純物をイオン注入した後にレーザーアニールを行
うことによっても形成することができる。
に照射する。このパルスレーザ−ビーム１７としては例
えばＸｅＣＩエキシマ−レーザーによるパルスレーザ−
ビームを用いることができ、そのパルス幅は例えば２０
ｎｓ、照射エネルギー密度は例えば０．５Ｊ／ｃｄ程度
である。このパルスレーザ−ビーム１７の照射により上
記単結晶Ｓｉ膜４ａ、４ｂが瞬間的に加熱され、その結
果上記Ｐ膜１６が直接接しているこれらの単結晶Ｓｉ膜
４ａ、４ｂ中にＰが上記ゲート電極Ｇ＋１Ｇｚに対して
自己整合的にドーピングされる。これによって、ゲート
電極Ｇ、に対して自己整合的にソース領域６及びドレイ
ン領域７が、ゲート電極Ｇ２に対して自己整合的にソー
ス領域８及びドレイン領域９が形成される。この場合、
このパルスレーザ−ビーム１７の照射により加熱される
のは単結晶Ｓｉ膜４ａ、４ｂだけであり、下層の接着剤
２及びガラス基板１は加熱されない。なお、これらのソ
ース領域６．８及びドレイン領域７．９は、ゲート電極
Ｇ、、Ｇ、をマスクとして単結晶Ｓｉ膜４ａ、４ｂ中に
ｎ型不純物をイオン注入した後にレーザーアニールを行
うことによっても形成することができる。
次に第１図に示すように、例えばプラズマＣＶＤ法や光
ＣＶＤ法により４００℃以下の低温で全面にパンシベー
ション膜１０を形成した後、このパッシベーション［１
０の所定部分をエツチング除去してコンタクトホール１
０ａ〜ｌＯｄを形成する。この後、全面に例えばＡ１膜
を形成した後、このＡＩＪＪｌをエンチングによりパタ
ーンニングして電極１１〜１４を形成し、目的とする半
導体装置を完成させる。
ＣＶＤ法により４００℃以下の低温で全面にパンシベー
ション膜１０を形成した後、このパッシベーション［１
０の所定部分をエツチング除去してコンタクトホール１
０ａ〜ｌＯｄを形成する。この後、全面に例えばＡ１膜
を形成した後、このＡＩＪＪｌをエンチングによりパタ
ーンニングして電極１１〜１４を形成し、目的とする半
導体装置を完成させる。
本実施例によれば、上述のようにガラス基板１と単結晶
Ｓｉ膜４ａ、４ｂとが４００℃以下の温度で硬化する接
着剤２により接着されているので、これらのガラス基Ｖ
ｉ１及び単結晶Ｓｉ膜４ａ、４ｂをこの４００℃以下の
低温で強固に貼り合わせることができる。また、ゲート
絶縁膜５、パッシベーション膜１０、へ１膜１５等の各
種の膜の形成や不純物ドーピング等も４００℃以下の低
温で行っているので、本実施例による半導体装置は４０
０℃以下の低温プロセスで製造することができる。
Ｓｉ膜４ａ、４ｂとが４００℃以下の温度で硬化する接
着剤２により接着されているので、これらのガラス基Ｖ
ｉ１及び単結晶Ｓｉ膜４ａ、４ｂをこの４００℃以下の
低温で強固に貼り合わせることができる。また、ゲート
絶縁膜５、パッシベーション膜１０、へ１膜１５等の各
種の膜の形成や不純物ドーピング等も４００℃以下の低
温で行っているので、本実施例による半導体装置は４０
０℃以下の低温プロセスで製造することができる。
しかも、キャリア（電子）の移動度が高い等の優れた性
質を有する単結晶Ｓｉ膜４ａ、４ｂによりｎチャネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｚを構成しているので
、高性能の半導体装置を得ることができる。
質を有する単結晶Ｓｉ膜４ａ、４ｂによりｎチャネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｚを構成しているので
、高性能の半導体装置を得ることができる。
これによって、耐熱性は低いが安価なガラス基板１を用
いてＳＯＩ構造を有する高性能の半導体装置を安価に得
ることができる。
いてＳＯＩ構造を有する高性能の半導体装置を安価に得
ることができる。
本実施例による半導体装置は、例えばアクティブ・マト
リクス型の液晶デイスプレィへの応用が可能である。ま
た、本実施例による低温プロセスを複数回繰り返すこと
により、三次元デバイスを容易に製造することが可能で
ある。すなわち、まず上述の実施例と同様にして一層目
の素子を形成した後、この−層目の素子に接着剤により
再び単結晶Ｓｉ基板を接着する。次に、この単結晶Ｓｔ
基板を薄膜化した後、この薄膜化により形成された単結
晶Ｓｉ膜を用いて二層目の素子を形成する。この場合、
−層目の素子は高温にさらされることはないから、二層
目の素子を形成する際に一層目の素子の劣化等が生じる
ことはない。素子を三層以上積層する場合には、同様な
方法を繰り返せばよい。
リクス型の液晶デイスプレィへの応用が可能である。ま
た、本実施例による低温プロセスを複数回繰り返すこと
により、三次元デバイスを容易に製造することが可能で
ある。すなわち、まず上述の実施例と同様にして一層目
の素子を形成した後、この−層目の素子に接着剤により
再び単結晶Ｓｉ基板を接着する。次に、この単結晶Ｓｔ
基板を薄膜化した後、この薄膜化により形成された単結
晶Ｓｉ膜を用いて二層目の素子を形成する。この場合、
−層目の素子は高温にさらされることはないから、二層
目の素子を形成する際に一層目の素子の劣化等が生じる
ことはない。素子を三層以上積層する場合には、同様な
方法を繰り返せばよい。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、ガラス基板１の代わりに例えばポリメタクリル
酸メチル（ＰＭＭＡ）やポリカーボネートのような樹脂
材料の基板を用いることが可能であり、基板の選択の自
由度は高い。ガラス基板１の代わりに放熱性に優れた金
属基板を用いることにより、素子から発生する熱の拡散
を効率的に行うことが可能であるので、素子の高集積化
が可能である。また、単結晶Ｓｉ膜４ａ、４ｂの代わり
にガリウムヒ素（ＧａＡｓ）等の化合物半導体の単結晶
膜を用いることも可能である。さらに、パルスレーザ−
ビーム１７としては、例えばＸｅＦエキシマ−レーザー
によるパルスレーザ−ビーム（波長３５１ ｎｍ）を用
いることも可能である。
酸メチル（ＰＭＭＡ）やポリカーボネートのような樹脂
材料の基板を用いることが可能であり、基板の選択の自
由度は高い。ガラス基板１の代わりに放熱性に優れた金
属基板を用いることにより、素子から発生する熱の拡散
を効率的に行うことが可能であるので、素子の高集積化
が可能である。また、単結晶Ｓｉ膜４ａ、４ｂの代わり
にガリウムヒ素（ＧａＡｓ）等の化合物半導体の単結晶
膜を用いることも可能である。さらに、パルスレーザ−
ビーム１７としては、例えばＸｅＦエキシマ−レーザー
によるパルスレーザ−ビーム（波長３５１ ｎｍ）を用
いることも可能である。
また、単結晶Ｓｉ膜４ａ、４ｂは次のような各種の方法
により形成することも可能である。すなわち、第１の方
法によれば、第３図Ａに示すように、例えばアセチレン
（Ｃｚ Ｈ２）のようなガスを含む雰囲気中で例えばＸ
ｅＣ１エキシマ−レーザーによるパルスレーザ−ビーム
１７を単結晶Ｓ＋基板４の表面に局所的に照射すること
によって、この単結晶Ｓｉ基板４の表面層を局所的に溶
融させると同時に上記Ｃ，Ｈ，を分解し、例えば厚さ５
００〜１００００人程度のシリコン庶出バイド（Ｓｉ
Ｃ）層１８ａ〜１８ｃを形成する。次に第３図Ｂに示す
ように、上記単結晶Ｓｉ基板４を接着剤２によりガラス
基板１と貼り合わせる。次に、この単結晶Ｓｉ基板４を
上述の実施例と同様にして研削により薄膜化することに
よって、第３図Ｃに示すように単結晶Ｓｉ膜４ａ、４ｂ
を形成する。この研削の際には、硬度の高い上記ＳｉＣ
層１８ａ〜１８ｃがストンバーとして働くため、上記単
結晶Ｓｉ基板４をこれらのＳｉＣ層１８ａ〜１８ｃと同
じ厚さに精度良く、しかも−様な厚さに薄膜化すること
ができる。
により形成することも可能である。すなわち、第１の方
法によれば、第３図Ａに示すように、例えばアセチレン
（Ｃｚ Ｈ２）のようなガスを含む雰囲気中で例えばＸ
ｅＣ１エキシマ−レーザーによるパルスレーザ−ビーム
１７を単結晶Ｓ＋基板４の表面に局所的に照射すること
によって、この単結晶Ｓｉ基板４の表面層を局所的に溶
融させると同時に上記Ｃ，Ｈ，を分解し、例えば厚さ５
００〜１００００人程度のシリコン庶出バイド（Ｓｉ
Ｃ）層１８ａ〜１８ｃを形成する。次に第３図Ｂに示す
ように、上記単結晶Ｓｉ基板４を接着剤２によりガラス
基板１と貼り合わせる。次に、この単結晶Ｓｉ基板４を
上述の実施例と同様にして研削により薄膜化することに
よって、第３図Ｃに示すように単結晶Ｓｉ膜４ａ、４ｂ
を形成する。この研削の際には、硬度の高い上記ＳｉＣ
層１８ａ〜１８ｃがストンバーとして働くため、上記単
結晶Ｓｉ基板４をこれらのＳｉＣ層１８ａ〜１８ｃと同
じ厚さに精度良く、しかも−様な厚さに薄膜化すること
ができる。
また、第２の方法によれば、第４図Ａに示すように、ま
ず例えばゲルマニウム（Ｇｅ）基板１９上に例えば膜厚
１０００Å以下の薄い単結晶Ｓｉ膜２０をヘテロエピタ
キシャル成長させる。次に第４図Ｂに示すように、この
単結晶Ｓｉ膜２０が形成されたＧｅ基板１９を接着剤２
によりガラス基板ｌと貼り合わせる。次に、このＧｅ基
板１９をエツチング除去して、第４図Ｃに示すように、
単結晶Ｓｉ膜２０が接着剤２によりガラス基板１と貼り
合わされた構造を形成する。この後、この単結晶Ｓｉ膜
２０をパターンニングすることにより島状化する。さら
に、第３の方法によれば、第５図Ａに示すように、例え
ば抵抗率０．００１Ωｃｍ程度の低抵抗のｎ型単結晶Ｓ
ｉ基板２１上にノンドープの薄い単結晶Ｓｉ膜２０をエ
ピタキシャル成長させる。次に第５図Ｂに示すように、
この単結晶５ｉｌｌｉ２０が形成されたｎ型車結晶ｓｔ
ｙ板２１を接着剤２によりガラス基板１と貼り合わせる
。次に、例えば塩素（ｃｈ ）ガスを反応ガスとして用
いたプラズマエツチングまたはＣ１２ガス中での紫外線
照射によるエツチングにより上記ｎ型単結晶Ｓｉ基板２
１を選択的にエツチング除去する。この後、上記単結晶
Ｓｉ膜２０をパターンニングすることにより島状化する
。
ず例えばゲルマニウム（Ｇｅ）基板１９上に例えば膜厚
１０００Å以下の薄い単結晶Ｓｉ膜２０をヘテロエピタ
キシャル成長させる。次に第４図Ｂに示すように、この
単結晶Ｓｉ膜２０が形成されたＧｅ基板１９を接着剤２
によりガラス基板ｌと貼り合わせる。次に、このＧｅ基
板１９をエツチング除去して、第４図Ｃに示すように、
単結晶Ｓｉ膜２０が接着剤２によりガラス基板１と貼り
合わされた構造を形成する。この後、この単結晶Ｓｉ膜
２０をパターンニングすることにより島状化する。さら
に、第３の方法によれば、第５図Ａに示すように、例え
ば抵抗率０．００１Ωｃｍ程度の低抵抗のｎ型単結晶Ｓ
ｉ基板２１上にノンドープの薄い単結晶Ｓｉ膜２０をエ
ピタキシャル成長させる。次に第５図Ｂに示すように、
この単結晶５ｉｌｌｉ２０が形成されたｎ型車結晶ｓｔ
ｙ板２１を接着剤２によりガラス基板１と貼り合わせる
。次に、例えば塩素（ｃｈ ）ガスを反応ガスとして用
いたプラズマエツチングまたはＣ１２ガス中での紫外線
照射によるエツチングにより上記ｎ型単結晶Ｓｉ基板２
１を選択的にエツチング除去する。この後、上記単結晶
Ｓｉ膜２０をパターンニングすることにより島状化する
。
以上説明したように、本発明によれば、４００℃以下の
温度で硬化する接着剤により基板に単結晶半導体膜を接
着しているので、ガラス基板や樹脂基板のような耐熱性
のない基板を用いることができるとともに、単結晶半導
体膜により高性能の半導体装置を構成することができる
。これによって、耐熱性のない基板を用いて高性能の半
導体装置を得ることができる。
温度で硬化する接着剤により基板に単結晶半導体膜を接
着しているので、ガラス基板や樹脂基板のような耐熱性
のない基板を用いることができるとともに、単結晶半導
体膜により高性能の半導体装置を構成することができる
。これによって、耐熱性のない基板を用いて高性能の半
導体装置を得ることができる。
第１図は本発明の一実施例による半導体装置を示す断面
図、第２図Ａ〜第２図Ｇは第１図に示す半導体装置の製
造方法の一例を工程順に示す断面図、第３図Ａ〜第３図
Ｃは本発明の変形例■による製造方法を工程順に示す断
面図、第４図Ａ〜第４図Ｃは本発明の変形例■による製
造方法を工程順に示す断面図、第５図Ａ〜第５図Ｃは本
発明の変形例■による製造方法を工程順に示す断面図で
ある。 図面における主要な符号の説明 １ニガラス基板、 ２：接着剤、 ４：単結晶Ｓｉ基
板、 ４ａ、４ｂ：単結晶Ｓｉ膜、 Ｇ＋、Ｇｚ：ゲー
ト電掻、 ６．８：ソース領域、 ７．９ニドレイ
ン領域、 １７：パルスレーザ−ビーム、 １８ａ
、１８ｂ、１８ｃ：ＳｉＣ層、 １９：Ｇｅ基板、
Ｑ Ｉ ％ Ｑ ｚ ： ｎチャネルＭＯ３ＦＥＴ。 半導イ本装置の槃■）７ム 第２図Ａ 半導イ圭Ｕ−−Ｊａ衣；五 第２図Ｂ 第２図Ｃ ４ａ ４ｂ 手引率ｙＪ司へ扉馳万シム 第２図り 第２図Ｅ 半！−１不値１ｐ製造方法 第２図Ｆ １７バルスレーリーヒ゛−へ へ 第２図Ｇ 変形例Ｉ 第３図Ａ ８ａ ・石〔）ｒ多４夕１１ｉ 第３図Ｂ 受昨ダｊ工 第３図Ｃ 恢１３４クリ■ 第４図Ａ りｊ＃イクリ■ 第４図Ｂ 麹ｙりＪｎ 第４図Ｃ 勅害・ｌＩ［ 第５図Ａ 欠形例■ 第５図Ｂ 輝仔り■ 第５図Ｃ
図、第２図Ａ〜第２図Ｇは第１図に示す半導体装置の製
造方法の一例を工程順に示す断面図、第３図Ａ〜第３図
Ｃは本発明の変形例■による製造方法を工程順に示す断
面図、第４図Ａ〜第４図Ｃは本発明の変形例■による製
造方法を工程順に示す断面図、第５図Ａ〜第５図Ｃは本
発明の変形例■による製造方法を工程順に示す断面図で
ある。 図面における主要な符号の説明 １ニガラス基板、 ２：接着剤、 ４：単結晶Ｓｉ基
板、 ４ａ、４ｂ：単結晶Ｓｉ膜、 Ｇ＋、Ｇｚ：ゲー
ト電掻、 ６．８：ソース領域、 ７．９ニドレイ
ン領域、 １７：パルスレーザ−ビーム、 １８ａ
、１８ｂ、１８ｃ：ＳｉＣ層、 １９：Ｇｅ基板、
Ｑ Ｉ ％ Ｑ ｚ ： ｎチャネルＭＯ３ＦＥＴ。 半導イ本装置の槃■）７ム 第２図Ａ 半導イ圭Ｕ−−Ｊａ衣；五 第２図Ｂ 第２図Ｃ ４ａ ４ｂ 手引率ｙＪ司へ扉馳万シム 第２図り 第２図Ｅ 半！−１不値１ｐ製造方法 第２図Ｆ １７バルスレーリーヒ゛−へ へ 第２図Ｇ 変形例Ｉ 第３図Ａ ８ａ ・石〔）ｒ多４夕１１ｉ 第３図Ｂ 受昨ダｊ工 第３図Ｃ 恢１３４クリ■ 第４図Ａ りｊ＃イクリ■ 第４図Ｂ 麹ｙりＪｎ 第４図Ｃ 勅害・ｌＩ［ 第５図Ａ 欠形例■ 第５図Ｂ 輝仔り■ 第５図Ｃ
Claims (1)
- 基板と、４００℃以下の温度で硬化する接着剤と、上
記接着剤により上記基板に接着されている単結晶半導体
膜とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084679A JP3034528B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084679A JP3034528B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10481495A Division JP2679676B2 (ja) | 1995-04-05 | 1995-04-05 | Ｓｏｉ基板の製造方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256146A true JPH01256146A (ja) | 1989-10-12 |
| JP3034528B2 JP3034528B2 (ja) | 2000-04-17 |
Family
ID=13837380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084679A Expired - Fee Related JP3034528B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034528B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
| US8012782B2 (en) | 1995-03-18 | 2011-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081295A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS52112290A (en) * | 1976-03-17 | 1977-09-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5759349A (en) * | 1980-09-29 | 1982-04-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-04-06 JP JP63084679A patent/JP3034528B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081295A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS52112290A (en) * | 1976-03-17 | 1977-09-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5759349A (en) * | 1980-09-29 | 1982-04-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8012782B2 (en) | 1995-03-18 | 2011-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3034528B2 (ja) | 2000-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |