JPH01253950A - ポリシリコン抵抗を有する集積回路装置 - Google Patents
ポリシリコン抵抗を有する集積回路装置Info
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- JPH01253950A JPH01253950A JP8148588A JP8148588A JPH01253950A JP H01253950 A JPH01253950 A JP H01253950A JP 8148588 A JP8148588 A JP 8148588A JP 8148588 A JP8148588 A JP 8148588A JP H01253950 A JPH01253950 A JP H01253950A
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は小面積かつ高抵抗を必要とする半導体集積回路
に関し、特にポリシリコンを使用して形成される抵抗素
子を有する半導体集積回路に関する。
に関し、特にポリシリコンを使用して形成される抵抗素
子を有する半導体集積回路に関する。
第３図（ａ）〜（Ｄに従来の容量及びポリシリコン抵抗
を使用した半導体集積回路の模式的工程断面図な示す。
を使用した半導体集積回路の模式的工程断面図な示す。
第３図（ａ）はシリコン基板２上に素子分離の為のフィ
ールド酸化膜１が形成されている。今、このフィールド
酸化膜１上のＡ−Ｂ間に容量素子、Ｂ−０間に抵抗素子
を形成するものとする。第３図（ｂ）において、容量素
子の第１電極を形成する為、第１ポリシリコン３を成長
させる。次いで、第３図（ｃ）にて、誘電体である酸化
膜４及び第３図（ｄ）にて窒化膜５をそれぞれ成長させ
る。次に、第２電極を形成する為の第２のポリシリコン
ロを成長させる（第３図（ｅ））。この第２ポリシリコ
ンロが抵抗素子となり、第３図（ｒ）にて絶縁膜７例え
ばＰＳＧ膜などを形成後、第３図（ｇ）にてコンタクト
穴８を開け、第３図（ｈ）にてアルミニウム９をスパッ
タし、選択エツチングにより配線を形成する。尚、第３
図（ｈ）におけるＤ〜Ｄ′間の紙面に対して垂直の断面
図を、また第３図（ｉ）に示す。
ールド酸化膜１が形成されている。今、このフィールド
酸化膜１上のＡ−Ｂ間に容量素子、Ｂ−０間に抵抗素子
を形成するものとする。第３図（ｂ）において、容量素
子の第１電極を形成する為、第１ポリシリコン３を成長
させる。次いで、第３図（ｃ）にて、誘電体である酸化
膜４及び第３図（ｄ）にて窒化膜５をそれぞれ成長させ
る。次に、第２電極を形成する為の第２のポリシリコン
ロを成長させる（第３図（ｅ））。この第２ポリシリコ
ンロが抵抗素子となり、第３図（ｒ）にて絶縁膜７例え
ばＰＳＧ膜などを形成後、第３図（ｇ）にてコンタクト
穴８を開け、第３図（ｈ）にてアルミニウム９をスパッ
タし、選択エツチングにより配線を形成する。尚、第３
図（ｈ）におけるＤ〜Ｄ′間の紙面に対して垂直の断面
図を、また第３図（ｉ）に示す。
上述した従来のポリシリコン構造の抵抗素子は高抵抗を
得る為、第３図（ｊ）の様にポリシリコンロは曲りくね
って形成され、平行するポリシリコンロ間の間隔（抵抗
幅）を狭くしてポリシリコンロの全体の長さ（抵抗長）
を長くする事により高抵抗を得ている。この為、面積的
に広面積になるという欠点がある。
得る為、第３図（ｊ）の様にポリシリコンロは曲りくね
って形成され、平行するポリシリコンロ間の間隔（抵抗
幅）を狭くしてポリシリコンロの全体の長さ（抵抗長）
を長くする事により高抵抗を得ている。この為、面積的
に広面積になるという欠点がある。
本発明によれば、半導体基板上にポリシリコンを多層で
形成し、各層のポリシリコンを直列につながるように接
続して形成したポリシリコンによる抵抗素子を有する集
積回路を得る。
形成し、各層のポリシリコンを直列につながるように接
続して形成したポリシリコンによる抵抗素子を有する集
積回路を得る。
次に、本発明を図面を参照して詳細に説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例の工程断面図
であり、第１図（ｉ）は抵抗形成後の第１図（ｈ）にお
けるＤ−Ｄ’間の断面図、第１図（ｊ）は得られたポリ
シリコン抵抗の平面図である。次に、各工程を第１図（
ａ）より順に説明する。
であり、第１図（ｉ）は抵抗形成後の第１図（ｈ）にお
けるＤ−Ｄ’間の断面図、第１図（ｊ）は得られたポリ
シリコン抵抗の平面図である。次に、各工程を第１図（
ａ）より順に説明する。
まず、第１図（ａ）はシリコン基板２に各素子の分離を
行う為のフィールド酸化膜１を形成した後の図であり、
このフィールド酸化膜１上のＡ−Ｂ間に容量素子をＢ−
０間に抵抗素子を形成するものとする。第１図（ｂ）は
容量素子部の第１電極をポリシリコン３にて形成し、こ
の時、抵抗部素子部にも第１層目の抵抗としてポリシリ
コン３を成長させる。第１図（ｃ）では、容量素子の誘
電体を形成する為、第１図（ｂ）にて形成したポリシリ
コン３を酸化させる事により酸化膜４が形成させる。
行う為のフィールド酸化膜１を形成した後の図であり、
このフィールド酸化膜１上のＡ−Ｂ間に容量素子をＢ−
０間に抵抗素子を形成するものとする。第１図（ｂ）は
容量素子部の第１電極をポリシリコン３にて形成し、こ
の時、抵抗部素子部にも第１層目の抵抗としてポリシリ
コン３を成長させる。第１図（ｃ）では、容量素子の誘
電体を形成する為、第１図（ｂ）にて形成したポリシリ
コン３を酸化させる事により酸化膜４が形成させる。
第１図（ｄ）では、第１図（ｃ）にて形成された酸化膜
４上に窒化膜５を成長し、酸化膜４及び窒化膜５により
誘電体を形成する。又この誘電体により抵抗素子の第１
層目と第２層目の絶縁分離が行われる。
４上に窒化膜５を成長し、酸化膜４及び窒化膜５により
誘電体を形成する。又この誘電体により抵抗素子の第１
層目と第２層目の絶縁分離が行われる。
第１図（ｅ）では、容量素子部の第２電極を形成する為
ポリシリコンロを成長させる。このポリシリコンロを抵
抗素子の第２層目の抵抗とする。第１図（ｆ）では、そ
の上に絶縁膜７を形成している。
ポリシリコンロを成長させる。このポリシリコンロを抵
抗素子の第２層目の抵抗とする。第１図（ｆ）では、そ
の上に絶縁膜７を形成している。
第１図（ｇ）は容量素子の画電極及び第１層目のポリシ
リコン３．第２層目のポリシリコン３上の絶縁膜７にそ
れぞれにコンタクト穴８を開ける。又第１図（ｉ）に示
すように、第１図（ｈ）のＤ−Ｄ’に於ける紙面に垂直
な方向では第１層目と第２層のポリシリコン３，６を接
続する為のコンタクト穴８も設けられている。次いで、
第１図（ｈ）に示すように、配線形成の為にアルミニウ
ム９をスパッタし、選択エツチングする。
リコン３．第２層目のポリシリコン３上の絶縁膜７にそ
れぞれにコンタクト穴８を開ける。又第１図（ｉ）に示
すように、第１図（ｈ）のＤ−Ｄ’に於ける紙面に垂直
な方向では第１層目と第２層のポリシリコン３，６を接
続する為のコンタクト穴８も設けられている。次いで、
第１図（ｈ）に示すように、配線形成の為にアルミニウ
ム９をスパッタし、選択エツチングする。
以上の構造により、小面積でありかつ高抵抗を得る事が
出来る。また、第１図（Ｄに平面図を示、したように、
アナログマスタースライスとして使用する場合は電極９
１と９２間にて使用すると高 ・抵抗が得られ、電極９
１と９３間で使用すると中抵抗が得られ、電極９２と９
３間で使用すると低抵抗が得られ、それぞれ使い分ける
ことが出来る。
出来る。また、第１図（Ｄに平面図を示、したように、
アナログマスタースライスとして使用する場合は電極９
１と９２間にて使用すると高 ・抵抗が得られ、電極９
１と９３間で使用すると中抵抗が得られ、電極９２と９
３間で使用すると低抵抗が得られ、それぞれ使い分ける
ことが出来る。
第２図は本発明の他の実施例を示したものであり、第１
図（ｉ）と同様の工程での抵抗素子の断面図である。第
１図の一実施例より高抵抗を必要とする時、ポリシリコ
ン１１を更に設け、ポリシリコン層を３層にする事によ
り小面積高抵抗が得られる。又、ポリシリコンロとポリ
シリコン１１との間の絶縁膜はポリシリコンロを酸化さ
せた酸化膜１０のみであり耐圧の問題上酸化時間を多少
、多くする事により酸化膜厚を厚くする構成をしである
。
図（ｉ）と同様の工程での抵抗素子の断面図である。第
１図の一実施例より高抵抗を必要とする時、ポリシリコ
ン１１を更に設け、ポリシリコン層を３層にする事によ
り小面積高抵抗が得られる。又、ポリシリコンロとポリ
シリコン１１との間の絶縁膜はポリシリコンロを酸化さ
せた酸化膜１０のみであり耐圧の問題上酸化時間を多少
、多くする事により酸化膜厚を厚くする構成をしである
。
以上説明したように本発明はポリシリコンを多層にし各
ポリシリコンを直列接続となるように接続する事により
小面積で高抵抗が得られ、配線変えて多種の抵抗値を選
択出来る効果がある。
ポリシリコンを直列接続となるように接続する事により
小面積で高抵抗が得られ、配線変えて多種の抵抗値を選
択出来る効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例による多層ポ
リシリコン抵抗の模式的工程断面図であり、第１図（ｉ
）は第１図（ｈ）のＤ−Ｄ’での断面図であり、第１図
（ｊ）は第１図（ｉ）を上方向から見た平面図である。 第２図は本発明の他の実施例の模式的断面図である。 第３図（ａ）〜（ｈ）は従来のポリシリコン抵抗の模式
的工程断面図であり、第３図（ｉ）は第３図（ｈ）のＤ
−Ｄ’での断面図であり、第３図（Ｄは第３図（ｉ）を
上方向から見た平面図である。 ■・・・・・・フィールド酸化膜、２・・・・・・基板
、３・・・・・・第１ポリシリコン、４・・・・・・酸
化膜、５・・・・・・窒化膜、６・・・・・・第２ポリ
シリコン、７・・・・・・絶縁膜、８・・・・・・コン
タクト穴、９・・・・・・アルミニウム、１０・・・・
・・酸化膜、１１・・・・・・第３ポリシリコン、９１
〜９３・・・・・・電極。 代理人 弁理士 内 原 音 ＄ ｌ 圓 、ｆ；２ 図 （すｌ 芥 ３ 記 （ＪＪ
リシリコン抵抗の模式的工程断面図であり、第１図（ｉ
）は第１図（ｈ）のＤ−Ｄ’での断面図であり、第１図
（ｊ）は第１図（ｉ）を上方向から見た平面図である。 第２図は本発明の他の実施例の模式的断面図である。 第３図（ａ）〜（ｈ）は従来のポリシリコン抵抗の模式
的工程断面図であり、第３図（ｉ）は第３図（ｈ）のＤ
−Ｄ’での断面図であり、第３図（Ｄは第３図（ｉ）を
上方向から見た平面図である。 ■・・・・・・フィールド酸化膜、２・・・・・・基板
、３・・・・・・第１ポリシリコン、４・・・・・・酸
化膜、５・・・・・・窒化膜、６・・・・・・第２ポリ
シリコン、７・・・・・・絶縁膜、８・・・・・・コン
タクト穴、９・・・・・・アルミニウム、１０・・・・
・・酸化膜、１１・・・・・・第３ポリシリコン、９１
〜９３・・・・・・電極。 代理人 弁理士 内 原 音 ＄ ｌ 圓 、ｆ；２ 図 （すｌ 芥 ３ 記 （ＪＪ
Claims (1)
- 半導体基板上に多層に形成されたポリシリコン層と、
これらポリシリコン層を従属接続する手段とを有するこ
とを特徴とするポリシリコン抵抗を有する集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148588A JPH01253950A (ja) | 1988-04-01 | 1988-04-01 | ポリシリコン抵抗を有する集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148588A JPH01253950A (ja) | 1988-04-01 | 1988-04-01 | ポリシリコン抵抗を有する集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253950A true JPH01253950A (ja) | 1989-10-11 |
Family
ID=13747707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148588A Pending JPH01253950A (ja) | 1988-04-01 | 1988-04-01 | ポリシリコン抵抗を有する集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253950A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698923A1 (en) * | 1994-08-19 | 1996-02-28 | Seiko Instruments Inc. | Semiconductor integrated circuit |
| US6013940A (en) * | 1994-08-19 | 2000-01-11 | Seiko Instruments Inc. | Poly-crystalline silicon film ladder resistor |
| US7439146B1 (en) * | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
| JP2010098067A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-04-01 JP JP8148588A patent/JPH01253950A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698923A1 (en) * | 1994-08-19 | 1996-02-28 | Seiko Instruments Inc. | Semiconductor integrated circuit |
| US6013940A (en) * | 1994-08-19 | 2000-01-11 | Seiko Instruments Inc. | Poly-crystalline silicon film ladder resistor |
| US7439146B1 (en) * | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
| JP2010098067A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
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