JPH01251302A - オフセットキャンセルタイミング発生およびサドル誤動作防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 クイックディスクやフロッピーディスクに書込まれた信
号の読出し回路などに適用されるオフセットキャンセル
タイミング発生およびサドル誤動作防止回路に関し、 オフセットキャンセルタイミングのずれや読出し信号の
サドル部分による読出し回路の誤動作を防止することを
目的とし、 ヘッドからの読出し信号を微分器およびコンパレータを
通して出力させる第１の期間と、グラウンド電位を出力
させる第２の期間との切換えタイミンクを決定するタイ
ミングクロック発生回路をそなえ、該読出し信号を第１
のヒステリシスコンパレータを通して該タイミングクロ
ック発生回路に入力させることにより該第２の期間から
該第１の期間への切換えタイミングが決定され、該微分
器の出力信号を第２のヒステリシスコンパレータを通し
て該タイミングクロック発生回路に入力させることによ
り該第１の期間から該第２の期間への切換えタイミング
が決定されるように構成される。更に上記第１のヒステ
リシスコンパレータ出力を上記コンパレータがら出力さ
れるリードデータと論理をとることによって、上記サド
ル誤動作を防止するように構成することもできる。

［産業上の利用分野〕 本発明はクイックディスクやフロッピーディスクに書込
まれた信号の読出し回路などに適用されるオフセットキ
ャンセルタイミング発生およびサドル誤動作防止回路に
関する。

〔従来の技術］ 従来、クイックディスクやフロッピーディスクに書込ま
れた信号を読出すにあたっては、第９図に示されるよう
に、再生ヘッドの出力信号をプリアンプ１で増巾し、微
分回路２で微分し、更に該微分回路２のゼロクロス点を
コンパレータ３で判断する。

第１０図は該第９図の回路のタイミング図を示すもので
、第１Ｏ図（ａ）は該ディスクへの書込信号、第１０図
０））はヘッド出力信号、第１０図（Ｃ）は該プリアン
プ１の出力、第１０図（ｄ）は該微分回路２の出力、第
１０図（ｅ）は該コンパレータ３の出力を示すもので、
該プリアンプ出力のピーク点が該微分回路出力のゼロク
ロス点に対応し、該ゼロクロス点においてコンパレータ
３の出力が反転する。この場合、該微分回路出力に＊印
で示すようなサドル部分（特にディスク外周部を読出す
際に生じ易い、）が生じこれに雑音などが重なると、コ
ンパレータ３の出力が第１０図（ｅ）の点線に示される
ように誤動作を起し、その結果、該コンパレータ３の出
力側に直接リード回路を接続した場合には、該リード回
路の出力側に第１０図（ｆ）の点線で示すような不正の
パルスを生じ、誤った読出しデータがとり出されること
になる。

そこで従来は上記第９図に示すように、上記コンパレー
タ３の出力側にタイムドメインフィルタ４（ひげ消し回
路）を接続し、該点線で示されるような不正の信号を除
去するような対策がとられているが、かかる回路ではそ
の除去動作に限界があり（そのひげ消しの軸以上にサド
ルが生ずると誤動作を起す）、上記雑音などによるサド
ル誤動作を確実に防止することができなかった。

また従来の読出し回路においては、該コンパレータ３の
入出力側に第７図に示されるようなオフセットキャンセ
ル回路が設けられている。すなわち該コンパレータ３と
は別に上記微分回路からの信号が入力されるサブコンパ
レータ３′が設けられ、該サブコンパレータ３′の出力
側に接続されたタイミング発生回路Ｔで生成される各り
ロック信号φ１乃至φ５によって該コンパレータ３の入
出力側に設けられた各スイッチがオン・オフされる。こ
こで第８図（ｂ）に示されるφ重はデータラッチクロツ
タで、上記微分回路から入力される信号（第８図（ａ）
で十入力として示される）がゼロ点をクロスしてから所
定時間遅れて発生し、第７図に示されるラッチ回路りに
そのときのコンパレータ出力（後述するように零電圧と
なる）をとり込む。

また第８図（Ｃ）に示すφ２は、該コンパレータ３の出
力をそのままリード出力としてとり出すか、該ラッチ回
路りの出力をリード出力としてとり出すかを、切換スイ
ッチで切換えるためのクロックで、該クロックφ２がロ
ウレベル（すなわち■７がハイレベル）のときは該コン
パレータ３の出力をそのままリード出力としてとり出す
スイッチが閉じてコンパレータモードとなり（ここで上
記第８図（ａ）に示される信号がゼロ点をクロスする前
後、すなわち負から正に又は正から負に変化する前後の
所定期間に該コンパレータモードとなる）、この期間中
は、第８図（ｅ）に示すクロックφ４がハイレベルとな
って、上記微分回路からの入力信号（＋入力、−入力と
して表される）を該コンパレータ３に供給するスイッチ
が閉じられる。

一方、該クロックφ２がハイレベルのときは該ラッチ回
路りにとり込まれた零レベルの電圧をリード出力側にと
り出すスイッチを閉じ、この期間中は、第８図（ｄ）に
示すクロックφ、がノ１イレベルとなってグラウンド電
圧（ＧＮＤ）を該コンパレータ３に供給するスイッチが
閉じられる。更に第８図（ｆ）に示すクロックφ、がハ
イレベルとなって該コンパレータ３の入出力側を短絡す
るスイッチが閉じ、該コンパレータ３のオフセット電圧
をコンデンサＣにたくねえることにより、８亥コンパレ
ータ３のオフセット電圧をキャンセルするようにしたオ
フセットキャンセルモードとなる。このようにして第８
図（匂に示すように、該コンパレータ３の出力は該コン
パレータモードの期間中のみ、該微分回路からの入力信
号に応じた該コンパレータ３の出力がそのままリード出
力としてとり出され、一方、該オフセットキャンセルモ
ードの期間中は、該微分回路からの入力信号とは関係な
くラッチ回路の出力とされ、したがってこの期間中は上
記入力信号中にサドル部分があってもそれにもとづく該
動作を起すおそれがなくされる。

しかし上記第７図に示されるようなオフセットキャンセ
ル回路では、上記各クロック、φ、乃至φ、の発生タイ
ミングがサブコンパレータ３′の出力によって作られて
いるため、該サブコンパレータ３′のオフセットにより
、該各クロック信号の発生タイミングがずれ、コンパレ
ータモードにおいて正確なコンパレータ出力をうること
ができず、このようなタイミングのおそれにより、上記
サドル誤動作などをも起すおそれがあった。

［発明が解決しようとする課題〕 本発明はかかる課題を解決するためになされたもので、
上述したようなオフセットキャンセルタイミングのずれ
をなくし、また上記ヘッドからの読出し信号（微分器か
らコンパレータに入力される信号）中に生ずるサドル部
分による該コンパレータの誤動作をなくし、正確なリー
ド出力をうるようにしたものである。

〔課題を解決するための手段〕

上記課題を解決するために、本発明においては、ヘッド
からの読出し信号を微分器およびコンパレータを通して
出力させる第１の期間と、ラッチの出力を出力させる第
２の期間との切換えタイミングを決定するタイミングク
ロック発生回路をそなえ、該読出し信号を第１のヒステ
リシスコンパレータを通して該タイミングクロック発生
回路に入力させることにより該第２の期間から該第１の
期間への切換えタイミングが決定され、該微分器の出力
信号を第２のヒステリシスコンパレータを通して該タイ
ミングクロック発生回路に入力させることにより該第１
の期間から該第２の期間への切換えタイミングが決定さ
れるようにしたオフセットキャンセルタイミング発生お
よびサドル誤動作防止回路が提供される。

また、サドル誤動作防止のための別画路として以下の回
路が挙げられる。すなわち、該コンパレータからとり出
された第１のリードデータが第１の入力として、また該
第１のヒステリシスコンパレータの出力が第２の入力と
してそれぞれ入力されるとともに、第２の新たなリード
データがとり出される論理回路をそなえたサドル誤動作
防止回路が提供される。

〔作　用〕

上記構成によれば所定のヒステリシスレベルを有する該
第１のヒステリシスコンパレータの出力レベルの変化時
点によって該第２の期間（オフセットキャンセルモード
）から該第１の期間（コンパレータモード）への切換え
タイミングが決定され、一方、８８１２のヒステリシス
コンパレータの出力レベルの変化時点によって該第１の
期間（コンパレータモード）から該第２の期間（オフセ
ットキャンセルモード）への切換えタイミングが決定さ
れるため、該微分器の出力信号にサドル部分が生じたと
きは必ずオフセットキャンセルモードとなっており、こ
れによるコンパレータの誤動作は生じない。

また、サドル防止別回路として、該コンパレータからと
り出された第１のリードデータを、該第１のヒステリシ
スコンパレータの出力と所定の論理をとることによって
も、該ヒステリシスコンパレータの立ち上りおよび立ち
下りに対して１発註のリードデータのみが存効となるた
め、それ以外のり一ドデータとなるおそれのある該サド
ル部分による誤まったリードデータは無効となり、該サ
ドル部分によるコンパレータの誤動作のおそれがなくな
る。

〔実施例〕

第１図は本発明の１実施例としてのオフセットキャンセ
ルタイミング発生およびサドル誤動作防止回路を示すも
ので、上記第７図に示される従来回路と相違する点は、
上記プリアンプ１の出力信号が入力される第１のヒステ
リシスコンパレータ３１の出力信号と、上記微分回路２
の出力信号が入力される第２のヒステリシスコンパレー
タ３２の出力信号とがそれぞれ上記タイミング発生回路
Ｔに入力され、上記各クロック信号φ１乃至φ。

の発生タイミングが制御される。

第２図は第１図の回路の基本的動作を示すタイミング図
であって、第２図（ａ）に示されるプリアンプ１の出力
が所定のヒステリシスレベル１まで上昇した時点で、第
２図（ｂ）に示されるように該プリアンプ１に接続され
たヒステリシスコンパレータ３１の出力はロウレベルか
らハイレベルに変化し、一方、該プリアンプ１の出力が
所定のヒステリシスレベル２まで低下した時点で、同じ
く第２図（ｂ）に示されるように、該ヒステリシスコン
パレータ３１の出力はハイレベルからロウレベルに変化
する。このように該第１のヒステリシスコンパレータ３
１の出力レベルが変化する各時点Ｔ、のタイミングで、
該コンパレータ３の動作モードを、第２図（ｆ）に示す
ようにオフセットキャンセルモードからコンパレータモ
ードに変化させる。

更に第２図（Ｃ）に示される微分回路２の出力が所定の
ヒステリシスレベル３まで上昇した点で、第２図（ｄ）
に示されるように該微分回路２に接続されたヒステリシ
スコンパレータ３２の出力はロウレベルからハイレベル
に変化し、一方、該微分回路２の出力が所定のヒステリ
シスレベル４まで低下した時点で、同じく第２図（ｄ）
に示されるように、該ヒステリシスコンパレータ３２の
出力はハイレベルからロウレベルに変化する。このよう
に該第２のヒステリシスコンパレータ３２の出力レベル
が変化する各時点ＴＡのタイミングで、該コンパレータ
３の動作モードを、第２図（ｆ）に示すようにコンパレ
ータモードからオフセットキャンセルモードに変化させ
る。なお第２図（ｅ）は該微分回路２の出力側に接続さ
れたコンパレータ３の出力レベルを示す。

かかる構成にすることにより、該微分回路２の出力が該
ヒステリシスレベル３又は４に達した後に＊印で示され
るようなサドル部分を生じても、その時点では該コンパ
レータは必ずその直前のタイミングＴＡでオフセットキ
ャンセルモードとなっており、該コンパレータ３の誤動
作を防止することができる。しかもこの場合、上記タイ
ミングＴＡには、上記従来回路におけるようなサブコン
パレータのオフセットによる影響をうけることがなく、
そのタイミングのずれが殆んどなくなるので、かかるタ
イミングのずれによるコンパレータの誤動作がなくなる
。

第３図は、上記ヒステリシスコンパレータ３１および３
２の出力レベル変化時点ＴｌｌおよびＴＡに対する各り
ロック信号φ、乃至φ５のレベル変化の状態を部分的に
拡大して示すもので、第３図（ａ）に示されるようなヒ
ステリシスコンパレータ３１の出力レベルの変化（タイ
ミングＴＢ）に応じて、順次クロック信号φ６．φ、が
ロウレベルとなり（第３図（Ｃ）および（ｄ））、更に
クロック信号φ４　、Ｔ７がハイレベルとなり（第３図
（ｅ）およびげ））、該各クロック信号のレベル変化に
応じて第１図に示される対応のスイッチがオン・オフさ
れて、オフセットキャンセルモードからコンパレータモ
ードに切り換えられる。一方策３図（ｂ）に示されるよ
うなヒステリシスコンパレータ３２の出力レベルの変化
（タイミングＴＡ）に応じて、データラッチクロックφ
１が第３図（匂に示すようにハイレベルになり、またク
ロック信号φ１．φ、がハイレベルとなって（第３図（
Ｃ）および（ｄ））、コンパレータモードからオフセッ
トキャンセルモードに切換えられ、それに応じてクロッ
ク信号φ４　。

■「はロウレベル（したがってクロック信号φ２がハイ
レベル）となり（第３図（ｅ）および（ｆ））、第１図
のラッチ回路りに保持された信号が出力される。

第４図は、本発明の他の実施例としてのサドル誤動作防
止回路の基本原理を示すタイミング図であって、第４図
（ａ）乃至（ｄ）はそれぞれ第１０図（Ｃ）乃至げ）に
示されるプリアンプ出力、微分回路出力、コンパレータ
出力、およびリード出力を示す。ここで上述したように
該微分回路出力に＊印で示すようなサドル部分を生じた
ときには第１０図（Ｃ）の点線で示すようにコンパレー
タが誤動作し、第１０図（ｄ）の点線で示されるような
誤ったリード出力が現れるおそれがある。

これに対し上記プリアンプ出力をヒステリシスコンパレ
ータに入力させることにより、該ヒステリシスコンパレ
ータの出力は、第４図（ｅ）に示されるように、上記プ
リアンプ出力が所定のヒステリシスレベル１まで上昇し
たときにハイレベルからロウレベルに変化し、一方、該
プリアンプ出力が所定のヒステリシスレベル２まで低下
したときにロウレベルからハイレベルに変化する。した
がって該第４図（ｄ）に示されるリード出力と第４図（
ｅ）に示されるヒステリシスコンパレータの出力との間
で所定の論理をとることにより、該ヒステリシスコンパ
レータ出力の立上りおよび立下りに対して１見目のリー
ド出力（実線で示される）のみが有効となり、それ以外
の誤ったリード出力（すなわち上記サドル部分によって
生じた点線で示されるリード出力）は、無効となり（す
なわち出力されることがなく）、これによって上記サド
ル部分による誤動作を確実に防止することができる。

第５図は、上記第４図に示す原理を実現するための具体
的回路を例示するもので、上記プリアンプ出力をヒステ
リシスコンパレータ５１に入力させ、該ヒステリシスコ
ンパレータの出力側■から第６図（ｂ）に示されるよう
な信号を出力させる。次いで該出力信号をデイレイ回路
Ｄ１およびＥＯＲ回路５２からなる幅つけ回路に入力さ
せ、その出力側■から第６図（Ｃ）に示されるようなパ
ルス信号（該ヒステリシスコンパレータの出力レベルの
立上りおよび立下り時点で現れる）を出力させ、該パル
ス信号を１対のノアゲートからなるフリップフロップ回
路５３のリセット信号とする。一方、該フリップフロッ
プ回路５３には、第６図（ａ）に示されるリード出力（
第１０図げ）のリード出力に相当する）をそのセット信
号として入力させる。このようにして該フリップフロ７
１回路５３の出力側■の出力信号は第６図（ｄ）に示さ
れるようになり、該第６図（ａ）のリード出力中に点線
で示される誤ったリード出力（上記サドル部分による出
力）は除去される。したがって該フリップフロップ回路
５３の出力側にインバータ５４、デイレイ回路Ｄ２およ
びナンド回路５５からなる幅つけ回路を設けることによ
り、該ナンド回路５５の出力側から第６図（ｅ）に示さ
れるような新たなリード出力（上記第６図（ａ）の点線
で示されるような誤った出力が除去されたリード出力）
をとり出すことができ、上記サドル部分による誤動作を
防止することができる。なお上記実施例では上記第６図
（ｂ）に示すヒステリシスコンパレータ出力と第６図（
ａ）に示すリード出力とで所定の論理がとられているが
、該リード出力の代りにその前段のコンパレータ３の出
力（第１０図（ｅ）に示す）を用い、これと該ヒステリ
シスコンパレータの出力とで所定の論理をとってもよい
ことは明らかである。

〔発明の効果〕

本発明によれば、ヘッドからの信号などを読出すにあた
り、その読出し回路におけるオフセットキャンセルタイ
ミングのずれをなくし、また８亥読出し信号中にサドル
部分が生じても、それによって該読出し回路が誤動作し
て誤ったリード出力がとり出されることを確実に防止す
ることができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としてのオフセットキャン
セルタイミング発生およびサドル誤動作防止回路を示す
図、 第２図は、第１図の回路の動作を示すタイミング図、 第３図は、第２回におけるヒステリシスコンパレータの
出力を部分的に拡大するとともに第１図における各クロ
ック信号のレベル変化との関係を概略的に示す図、 第４図は、本発明の他の実施例としてのサドル誤動作防
止回路の基本原理を示すタイミング図、第５図は、上記
第４図の原理を実現するための上記他の実施例としての
サドル誤動作防止回路を示す図、 第６図は、第５図の回路の動作を示すタイミング図、 第７図は、従来技術におけるオフセットキャンセル回路
の１例を示す図、 第８図は、第７図の回路の動作を示すタイミング図、 第９図は、従来技術におけるディスク用読出し回路の１
例を示す図、 第１０図は、従来のディスク用読出し回路の動作を説明
するタイミング図である。 （符号の説明） １：プリアンプ ２：微分回路 ３：コンパレータ ３′　：サブコンパレータ ３１　、３２　：ヒステリシスコンバレータム：ラッチ
回路 Ｔ：タイミングクロック発生回路 ５１：ヒステリシスコンパレータ ５３：フリップフロップ回路 Ｄ’、、Ｄｔ　：ディレイ回路

Claims (1)

1. 【特許請求の範囲】 １、ヘッドからの読出し信号を微分器およびコンパレー
   タを通してリードデータとして出力させる第１の期間と
   、グラウンド電位を該コンパレータを通して出力させる
   第２の期間との切換えタイミングを決定するタイミング
   クロック発生回路をそなえ、該読出し信号を第１のヒス
   テリシスコンパレータを通して該タイミングクロック発
   生回路に入力させることにより該第２の期間から該第１
   の期間への切換えタイミングが決定され、該微分器の出
   力信号を第２のヒステリシスコンパレータを通して該タ
   イミングクロック発生回路に入力させることにより該第
   １の期間から該第２の期間への切換えタイミングが決定
   されることを特徴とする、オフセットキャンセルタイミ
   ング発生およびサドル誤動作防止回路。 ２、ヘッドからの読出し信号を微分器およびコンパレー
   タを通して第１のリードデータがとり出され、更に該第
   １のリードデータが第１の入力として、また該読出し信
   号がヒステリシスコンパレータを通して第２の入力とし
   てそれぞれ入力されるとともに、第２の新たなリードデ
   ータがとり出される論理回路をそなえることを特徴とす
   る、サドル誤動作防止回路。