JPH01243797A

JPH01243797A - プロセッサ間通信方式

Info

Publication number: JPH01243797A
Application number: JP63069399A
Authority: JP
Inventors: Yuzuru Maya; 譲真矢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1989-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マルチプロセッサ方式の電子交換機のプロセ
ッサ間通信方式に係わり、特に通信処理の負荷を低下し
、処理能力を向上させるに好適な電子交換機のプロセッ
サ間通信方式に関する。

〔従−来の技術〕

従来の回線規模の大きい電子交換機では、端末の監視制
御を専用プロセッサにするなどの機能分散をする場合が
多いが、このような場合でのプロセッサ負荷率増大によ
る交換接続サービスの低下がしばしば問題になる。たと
えば、特開昭５９−２１４３５２号公報に記載のように
制御するコントローラの数が多くなると、コントローラ
の送受信ステータスの監視をソフトウェアで行っている
場合には、監視プログラムのダイナミックステップが増
大して結果的にプロセッサの通信処理能力が低下すると
いう問題があった。

〔発明が解決しようとする課題〕

上記従来技術は、端末を制御するコントローラの数が多
くなると、コントローラの送受信ステータスの監視をソ
フトウェアで行っている場合には。

監視プログラムの処理時間が増大して結果的にプロセッ
サの通信処理能力が低下するという問題があった。

本発明の目的はマルチプロセッサ方式の電子交換機のプ
ロセッサ負荷の増大を解消して、処理能力を向上させる
プロセッサ間通信方式を提供することにある。

〔課題を解決するための手段〕

上記目的は、多数の通信制御プロセッサの各送受信状層
を集線するステータスレジスタとステータスレジスタを
集線させたレジスタを設け、通信プロセッサがそのレジ
スタを周期的に監視し、メインプロセッサの通信処理時
間を小さくすることにより、達成される。

〔作用〕

通信制御装置には、ハイウェイごとに送受信バッファを
なす受信バッファ、受信の状態を表示するステータスレ
ジスタの状態を集線して表示するマスタステータスレジ
スタを設ける。

通信プロセッサは１周期的にマスタステータスレジスタ
を参照し、該当ステータスレジスタの各ビットが全て“
０″であれば、何もしないが全て′４０”でなければ、
ビットの１′１”　（オン）になっている位置から該当
するハイウェイの該当ビットをリセットした後、通信制
御装置の受信バッファから受信データを取り出し、共通
メモリの受信用待ち行列に格納する。

その後、呼処理プロセッサが受信用システムコールを発
行し、受信用待ち行列から制御データを取り出し、処理
を行う。

〔実施例〕　、以下に、本発明の一実施例を第１図から第６図により説
明する。

第１図は、本発明による電子交換機のプロセッサ間通信
方式の一実施例を示す通信方式図である。

第１図において、本通信方式は端末（電話を含む）（１
１〜１８）の監視制御を専用プロセッサ化して、該端末
（１１〜１８）を制御する端末制御プロセッサ、（２１
〜２４）で検出した端末の状態を簡易的なプロトコルを
持つ通信方式により、スイッチ（４１〜４２）と通信プ
ロセッサ（１０Ｇ）を介して、メインプロセッサ（１０
３）に通知す−る方式である。

そのプロセッサ間通信方式は、端末制御プロセッサ（２
１〜２４）とのインタフェースをなすインタフェース回
路（３１〜３４）と接続するハイウェイＨＷｏ＝ＨＷ７
（７１〜７４）の特定の通信チャネンレＣ’）ｉｎ（ｉ
番目のタイムスロット）　（１２１〜１２４）を使用し
て、通信制御袋ｆｉ（５１〜５２）と制御データの送受
信を行う０通信プロセッサ（１００）は、周期的に通信
制御装置（５１〜５２）の監視し、受信用の制御データ
があれば、共通メモリ（１０１）の受信用待ち行列（１
０２）に格納する。呼処理プロセッサ（１０６）は受信
用システムコール（１０７）を発行し、受信用システム
コール（１０７）は受信用待ち行列（１０２）に受信用
の制御データがあれば、呼処理プロセッサ（１０６）の
指定したエリア（１０５）に格納する。

第２図は第１図の通信せ制御装置のハードウェアのレジ
スタ構成側図である。第２図において。

各通信制御袋Ｗ！！（５１〜５２）には、ハイウェイＨ
Ｗｏ＝ＨＷｔ　（７１〜７４　）毎の通信データの送受
信バッファをなす受信バッファ（８０〜８７）および送
受信データ制御レジスタ（９１〜９７）と受信の状態を
表示するステータスレジスタ（６１〜６２）および１つ
の通信制御装置（ｅｘｅＣｏ（５１）のみ）にすべての
ステータスレジスタ（６１〜６２）の状態を集線して表
示するマスタステータスレジスタ（６ｏ）を備える０通
信制御装置（５１〜５２）内のステータスレジスタ（６
１〜６２）の各ビットは、スイッチ（４１〜４２）の各
ハイウェイＨＷｏ＝ＨＷ７（７１〜７４）の番号に対応
しており、ハイウェイＨＶ／ｋ（７ｋ）の受信データが
あるとステータスレジスタ（６１〜６２）のにビットが
オン（データ受信表示）となる。

また、マスタステータスレジスタ（６０）の各ビットは
各通信制御装置（５１〜５２）の番号に対応しており１
通信制御装置ｊ　（５ｊ）に受信データがあると、マス
タステータスレジスタ（６０）のｊビットに受信データ
があると、マスタステータスレジスタ（６０）のｊビッ
トがオン（データ受信表示）となる。

第３図は、第１図の通信チャネルＣＨｓ（１２１〜１２
４）の通信制御データのフレームフォーマットの説明図
である。第３図において、第１図のハイウェイＨＷｏ＝
　ＨＷ７　（７１〜７４　）は多重化された複数チャネ
ル（タイムスロット）から構成され、そのうちの特定の
ｉ番目の通信チャネル（タイムスロット）　ＣＨｉ（１
２１〜１２４）が通信制御データの送受信に使用され、
他の通信チャネルは通信データ（音声その他）に使用さ
れる０通信チャネルＣＨ，（１２１〜１２４）の通信制
御データのフレームはヘッダ（８ビツト）（１３０）、
データ長（８ビツト）（１３１）、制御コード（８ビツ
ト）（１３２）、アドレス（８ビツト）（１３３）とデ
ータ（１３４）から構成され、それぞれヘッダ（１３０
）はフレーム先頭を表す同期ビット、データ長（１３１
）はデータ（１３４）のサイズ（バイト数）、制御コー
ド（１３２）はフレームの種類／名称、アドレス（１３
３）は通信相手のプロセッサ番号、データ（１３４）は
相手プロセッサへのデータ（可変長）をあらねす。

第４図は、第１図（第２図）の通信制御装置（５１〜５
２）の通信制御データの受信方法の説明図である。第４
図において、端末制御装置（５１〜５２）で端末（１１
〜１８）の状態変化を検出すると該当するハイウェイＨ
Ｗｋ（７ｋ　）の特定チャネルＣＨｓ　を使用して制御
データがスイッチ（４ｊ）ＳＷＪの通信制御装置ｃｃ、
（５ｊ）側に送信される。

すると通信制御装置ＣＣＪ（５ｊ）側では、スイッチＳ
Ｖ／Ｊ（４ｊ）のハイウェイＨＷｏ”ＨＷ？（７１〜７
４）からの制御データの受信により、ステータスレジス
タ（６ｊ）のにビットをオン（データ受信表示）にする
とともにハイウェイＨＷｏ〜・ＨＷ？（７１〜７４）上
の受信データをデータ受信バッファ（８ｋ）に転送する
。

さらに・１通信制御装置ＣＣａ（５ｊ）のステータスレ
ジスタ（６ｊ）のオンにより、マスタステータスレジス
タ（６０）のｊビットをオン（データ受信表示）にする
。

第５図は、各通信制御装置（５１〜５２）でのデータ受
信状態を処理する通信プロセッサ（１００）の通信制御
装置（５１〜５２）の監視制御プログラム（１０８）の
制御フロー図である。

第５図において、通信制御装置（５１〜５２）の監視制
御プログラム（１０８）では、通信プロセッサ（１００
）は、一定の周期（例えば、４ｉＩｓｅｃ　）でマスタ
ステータスレジスタ（６０）を参照して（処理２００，
２０１）、マスタステータスレジスタ（６０）の各ビッ
トが全て“０”であれば、今周期では何もせずに処理を
終える（処理２０２）。また、マスタステータスレジス
タ（６０）の各ビットが全て“０”でなければ、ビット
１１１１１の（オン）になっている位置から該当する通
信制御装置（５１〜５２）の番号を求め（処理２０３）
、マスタステータスレジスタ（６０）の該当ビットをリ
セットした（処理２０４）後に該当する通信制御装置（
５１〜５２）のステータスレジスタ（６０）を参照する
（処理２０５゜２０６）。

この該当ステータスレジスタ・（６１〜６２）の各ビッ
トが全て“０”ならば何もしない（処理２０７）が全て
“０″でなければ、ビットの１′１°′（オン）になっ
ている該当ビットを捜しく処理２０８）、その位置から
該当するハイウェイＨＷ。

〜Ｆ■Ｗ？（７１〜７４）の該当ビットをリセットした
（処理２０９）後に、該当ハイウェイＨＷｏ〜ＨＷ７（
７１〜７４）に対応の通信制御装置（５１〜５２）の受
信バッファ（８０〜８７）から共通メモリ（１０１）の
受信用待ち行列（１０２）に転送する（処理２１０）。

第６図は、メインプロセッサ（１０３）での受信用シス
テムコール（１０７）の制御フロー図である。呼処理プ
ロセス（１０６）が受信用システムコール（１０７）を
発行すると、受信用システムコール（１０７）では、受
信用待ち行列（１０２）に制御データがあるか参照する
（処理２２０）。

制御データがあれば、受信用待ち行列（１０２）から呼
処理プロセス（１０６）の指定したエリアに転送する（
処理２２１）。

制御データがなければ、受信用システムコール（１０７
）のタイプを参照しく処理２２２）。

ＷＴタイプの場合には制御データが到着するまでＷＡＩ
Ｔする（処理２２３）が、ＮＷタイプの場合には″制御
データ無し”というリターンコードを戻す（処理２２４
）。

この結果、端末制御プロセッサとメインプロセッサ間の
プロセッサ間通信をサポートすることが可能となる。

〔発明の効果〕

以上のように、本発明によれは、マルチプロセッサ方式
の電子交換機のプロセッサ間通信において、データの送
受信状態を監視するステータスレジスタにマスタステー
タスレジスタを設けて、ツリー状にサーチし、通信プロ
セッサがマスタステータスレジスタを監視して、端末制
御！ｆｆｌをデータの送受信を行うことにより、また、
メインプロセッサは、呼処理プロセスが発行する受信用
システムコールの処理だけとなり、メインプロセッサの
プロセッサ間通信処理時間を小さくなるため、メインプ
ロセッサの処理能力の向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明による電子交換機のプロセッサ間通信
方式の一実施例を示す通信方式図、第２図は第１図の通
信制御装置のハードウェアのレジスタ楕成例図、第３図
は、第１図の通信チャネルＣＨ１の通信制御データのフ
レームフォーマットの説明図、第４図は、第１図（第２
図）の通信制御装置の通信制御データの受信方法の説明
図、第５図は、各通信制御装置でのデータ受信状態を管
理する通信プロセッサの通信制御装置の監視制御プログ
ラムの制御フロー図、第６図は、メインプロセッサでの
受信用システ１１コールの制御フロー図である。１１〜１８・・・端末、２１〜２４・・・端末制御プロ
セッサ、３１〜３４・・・インタフェース回路、４１゜
４２・・・スイッチ、５１．５２・・・通信制御装置、
６０・・・マスタステータスレジスタ、６１．６２・・
・ステータスレジスタ、７１〜７４・・・ハイウェイＨ
ＷＯ”ＨＷ？、８０〜８７−データ受信バッファ。９０〜９７・・・送受信データ制御レジスタ、１００・
・・通信プロセッサ、１０１・・・共通メモリ、１０２
・・・受信用待ち行列、１０３・・・メインプロセッサ
、１０４・・・メインメモリ、１０５・・・呼処理プロ
セスの指定したエリア、１０６・・・呼処理プロセス、
１０７・・・受信用システムコール、１０８・・・監視
制御プログラム、１２１〜１２４・・・通信チャネル、
１３０・・・ヘッダ、１３１・・・データ長、１３２・
・・制援　１　目薯　′ＬＵ３丼３図耳゛ｂ囚

Claims

【特許請求の範囲】１、マルチプロセッサ方式の電子交換機のプロセッサ間
通信方式において、プロセッサ間通信処理ハードウェアの状態を集線するス
テータスレジスタ、ステータスレジスタを集線させたマ
スタステータスレジスタ及び通信プロセッサを設け、通
信プロセッサが周期的にマスタステータスレジスタを監
視し、通信処理ハードウェアバッファから共通メモリ内
の待ち行列に転送し、一方、メインプロセッサでは、ユーザプログラムの発行
する通信用システムコールにより、必要に応じて待ち行
列から制御データを取り出し、メインプロセッサのプロ
セッサ間通信処理を小さくすることにより、メインプロ
セッサの処理能力を向上させることを特徴とすプロセッ
サ間通信方式。