JPH01241846A - バンプ電極の形成方法 - Google Patents
バンプ電極の形成方法Info
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- JPH01241846A JPH01241846A JP63069985A JP6998588A JPH01241846A JP H01241846 A JPH01241846 A JP H01241846A JP 63069985 A JP63069985 A JP 63069985A JP 6998588 A JP6998588 A JP 6998588A JP H01241846 A JPH01241846 A JP H01241846A
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- metal
- bump electrode
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- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title description 3
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置より外部へ電気的接続を取るバン
プ電極の形成方法に関する。
プ電極の形成方法に関する。
従来のバンプ電極構造は、5olid 5tate T
echn。
echn。
1ogy April 1980版 P26よりP31
にある様に、必要な回路を形成した半導体基板に、まず
、バンプ下バリア金属膜を形成し、しかる後に、バンプ
形成のためのフォトレジストパターンを形成し、このレ
ジストをマスクとしてバンプ電極を選択的に形成する。
にある様に、必要な回路を形成した半導体基板に、まず
、バンプ下バリア金属膜を形成し、しかる後に、バンプ
形成のためのフォトレジストパターンを形成し、このレ
ジストをマスクとしてバンプ電極を選択的に形成する。
この後、不必要な部分のバンプ下バリア金属膜をエツチ
ング除去して、第2図にある様な構造とするバンプ電極
であった。
ング除去して、第2図にある様な構造とするバンプ電極
であった。
[発明が解決しようとする課題1
この電極構造は、バンプ形成用レジストパターンのため
にバンプ下部の接着面積が小さく、上部のバンプ部分が
大きい、下のくびれ型であり、バンプ電極の下地に対す
る接着強度が十分に取れないという問題点があった。こ
れは特に高密度実装のために、バンプサイズを小さくし
、バンプピッチを狭めた時に問題となっていた。
にバンプ下部の接着面積が小さく、上部のバンプ部分が
大きい、下のくびれ型であり、バンプ電極の下地に対す
る接着強度が十分に取れないという問題点があった。こ
れは特に高密度実装のために、バンプサイズを小さくし
、バンプピッチを狭めた時に問題となっていた。
また、下くびれ型の形状は、ギヤグボンディング時に、
フィンガーの合せがずれると荷重が片寄りバンプを破壊
する問題点もあった。
フィンガーの合せがずれると荷重が片寄りバンプを破壊
する問題点もあった。
本発明はこの様な問題点を解決するもので、その目的と
するところは、バンプ電極が下くびれ型とならない構造
を提供することにある。
するところは、バンプ電極が下くびれ型とならない構造
を提供することにある。
[課題を解決するための手段]
本発明のバンプ電極は、基板に1、バンプ電極となる金
属を全面、あるいは一部分に形成した後、前記金属を選
択的にエツチングし、必要なバンプ形状を得ることを特
徴とする。
属を全面、あるいは一部分に形成した後、前記金属を選
択的にエツチングし、必要なバンプ形状を得ることを特
徴とする。
[実 施 例]
以下、本発明について実施例に基づき詳細に説明する。
第1図は本発明の実施例を示すバンプ電極の主要断面図
であり、1は基板、2は絶縁膜、3は保護膜、4は金属
配線、5はバリア膜、6はバンプ金属である。また、第
3図から第6図は本発明の実施例を示すバンプ電極の形
成工程を示す断面図である。第3図に示す様に、半導体
基板l上に絶縁膜2を形成し、さらに必要な金属配線4
を形成し、保護膜3を部分的に開口した外部接続電極部
に、まずバリア膜5を全面に形成する。このバリア膜は
、上に形成するバンプ金属との関係により2層又は2層
以上の層数て必要な厚みに形成する。次にこのバリア膜
5上にバンプ金rjA8を必要な厚さで形成する。この
バンプ金属8の形成は電気メツキ法、スパッタ法等金属
の種類により最適の方法で行なうことができる。本実施
例では、メツキ法による金メツキ層の例を示しである。
であり、1は基板、2は絶縁膜、3は保護膜、4は金属
配線、5はバリア膜、6はバンプ金属である。また、第
3図から第6図は本発明の実施例を示すバンプ電極の形
成工程を示す断面図である。第3図に示す様に、半導体
基板l上に絶縁膜2を形成し、さらに必要な金属配線4
を形成し、保護膜3を部分的に開口した外部接続電極部
に、まずバリア膜5を全面に形成する。このバリア膜は
、上に形成するバンプ金属との関係により2層又は2層
以上の層数て必要な厚みに形成する。次にこのバリア膜
5上にバンプ金rjA8を必要な厚さで形成する。この
バンプ金属8の形成は電気メツキ法、スパッタ法等金属
の種類により最適の方法で行なうことができる。本実施
例では、メツキ法による金メツキ層の例を示しである。
しかる後、第5図に示す様に、バンプ金属層8上にフォ
トレジストを必要な形状に公知の方法で形成する。次に
このフォトレジストパターン9をマスクに下のバンプ金
属層8を選択的にエツチングを行なう。本実施例の第8
図では、薬液を使用した場合を示してあり、台形のバン
プが形成される。
トレジストを必要な形状に公知の方法で形成する。次に
このフォトレジストパターン9をマスクに下のバンプ金
属層8を選択的にエツチングを行なう。本実施例の第8
図では、薬液を使用した場合を示してあり、台形のバン
プが形成される。
薬液の代りにドライエツチングを用いれば異方性のエツ
チングが行なわれ垂直な壁面を持つパーティカルバンプ
が形成できる。
チングが行なわれ垂直な壁面を持つパーティカルバンプ
が形成できる。
〔発明の効果1
以上述べた様に本発明によれば、台形、又は直方体形状
のバンプ電極を形成することができ、従来の様な下くび
れ型のバンプ電極にある、バンプ上部の面積に比べ、下
部の接着面の方が小さくなり接着強度が十分に取れない
様な問題はなくなるものである。また、ギヤグボンディ
ング時に、フィンガーの合せがずれた場合でも、荷重の
集中が起こりにくく、バンプ下の破壊を防止できるとい
う効果も有するものである。
のバンプ電極を形成することができ、従来の様な下くび
れ型のバンプ電極にある、バンプ上部の面積に比べ、下
部の接着面の方が小さくなり接着強度が十分に取れない
様な問題はなくなるものである。また、ギヤグボンディ
ング時に、フィンガーの合せがずれた場合でも、荷重の
集中が起こりにくく、バンプ下の破壊を防止できるとい
う効果も有するものである。
本発明の効果は、高密度実装のためにバンプサイズを小
さくした時に大きくあられれ、今後の技術として有望な
ものである。
さくした時に大きくあられれ、今後の技術として有望な
ものである。
第1図は本発明のバンプ電極の一実施例を示す断面図。
第2図は従来のバンプ電極を示す断面図。
第3〜第6図は本発明の実施例を示すバンプ電極の形成
工程を示す断面図。 l・・・半導体基板 2・・・絶縁膜 3・・・保護膜 4・・・金属配線 5・ ・ ・バリア膜 6.7・・・バンプ電極 8・・・バンプ金属層 9・・・フォトレジストパターン 以上 出願人 セイコーエプソン株式会社
工程を示す断面図。 l・・・半導体基板 2・・・絶縁膜 3・・・保護膜 4・・・金属配線 5・ ・ ・バリア膜 6.7・・・バンプ電極 8・・・バンプ金属層 9・・・フォトレジストパターン 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 外部接続用電極にバンプ電極が設けられた半導体装置
のバンプ電極の形成方法において、バンプ電極となる金
属を全面、あるいは一部分に形成した後、前記金属を選
択的にエッチングを行ない前記バンプ電極を成形したこ
とを特徴とするバンプ電極の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069985A JPH01241846A (ja) | 1988-03-24 | 1988-03-24 | バンプ電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069985A JPH01241846A (ja) | 1988-03-24 | 1988-03-24 | バンプ電極の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01241846A true JPH01241846A (ja) | 1989-09-26 |
Family
ID=13418472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63069985A Pending JPH01241846A (ja) | 1988-03-24 | 1988-03-24 | バンプ電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01241846A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980070399A (ko) * | 1997-02-04 | 1998-10-26 | 존에이치.무어 | 플립칩 부착물 |
-
1988
- 1988-03-24 JP JP63069985A patent/JPH01241846A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980070399A (ko) * | 1997-02-04 | 1998-10-26 | 존에이치.무어 | 플립칩 부착물 |
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