JPH01238049A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリモジー−ルなどに応用する半導
体装置に関するものである。

（従来の技術） 電子機器の小形化・薄形化に伴い、これに使用さ几る半
導体装置をより高密度に実装する必要性が高まってきて
いる。従来の半導体装置において。

例えば複数個のメモリＩＣを搭載したメモリモジュール
では、ミニフラットパッケージに納められたメモリエＣ
を基板の配線パターンの所定の位置に半田付けして接続
しているのが通常である。しかしながら、この場合パッ
ケージの厚さが２ｕ程度あるため薄形化が容易でない。

また、パッケージの大きさも例えば１２Ｘ１７ｔｌ程闇
あるため。

−例としてメモリ４個を搭載したモジーーでは外形寸法
が１７　Ｘ　１０（１１１と大きくなってしまう。−方
、半導体装＃を薄形に構成した例として、複数の集積回
路素子が１例えば樹脂基体中にその接続用パッドが露出
するように埋設されて並べられており、その上に形成さ
れた配線パターンにより直接集積回路素子間が接続され
ている例がある（特願昭５９−１９６２０６　’）。し
かしながら、上記構成において使用する集積回路素子の
接続用パッドは１通常該素子の周縁部に配置されている
ため。

これらを複数個並列に接続結線する場合には、集積回路
素子の外側に配線を引出して、さらに配線同士が交差す
る部分を多層化して相互に結線しなければならなかった
。

したがりで、接続パッド数が増加するにつれて。

接続配線の占める面積が大きくなり、小形化・高密度化
にはやはり限界があった。

（発明が解決しようとする課題） このように、従来この種の集積回路素子を複数個接続し
て半導体装置を形成する場合には、集積回路素子の接続
用パッドの配置により、接続配線パターンの引回しが著
しく制限され、これが半導体装置の小形化および高密便
化を阻害する要因となっていた。

本発明は以上の点に鑑みなされたもので、接続配線の占
める面積が縮小化でき、小形化・高密度化が可能な半導
体装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は上記目的を達成するため、集積回路素子の各接
続用パッドを縦方向と横方向に延長した二本の仮想の帯
のうちの少なくとも一本が、他の接続用パッドと交差し
ないように前記集積回路素子の接続用パッドを配置した
ものである。

（作用） 本発明のような接続用パッド配置にすることにより、内
蔵する複数個の集積回路素子の相互に接続すべき接続用
パッド間を接続する複数本の配線は、集積回路素子面上
だけを通る平行な直線状の配線パターンで形成でき、素
子の外側で配線パターンを引回す必要はないので接続配
線が占める面積を縮小できる。

（実施例） 第１図は１本発明の一実施例を示す平面図である。再２
図は＃第１図Ａ−Ａの断面図である。図において、集積
回路素子１の表面に絶縁層２が設けられ、その上には集
積回路素子１０周縁部にある従来の接続用パッド３を一
端とする薄膜配線パターン４が形成されており、その終
端部が新たな接続用パッド５として集積回路素子１の能
動領域上に配置されている。ここで絶縁層２の材料とし
ては１例えば感光性ポリイミド（東しｇ　：　Ｕ　Ｒ−
３１４０）が用いられる。スピンコーテイング後露光・
現像さらにキー７することにより従来の接続用パッド３
を露出させることができる。薄膜配線パターン４は、真
空蒸着法やスパッタリング法によりＯｒとＡｕｉ堆積さ
せた後、フォトエツチング法でパターンニングすること
ができる。

次に、第１図に示したように接続用パッドが配置された
集積回路素子を４個実装した半導体装置の製造工程の一
例を７Ｍ３図から第６図に示す。

まず、第３図に示すようにステンレス等よりなる量体６
に予め設けられた４個の開ロア中に集積回路素子１１例
えばＩＣチップをその接続用パッド５の形成面が基体６
の表面とほぼ同一面となるように搭載する。ここで基体
６の底側には粘着シート８が予め貼付されており、これ
により集積回路素子１は支持される。

次に、第４図に示すように基体６及び集積回路素子１上
に１例えばアクリル系の感光性ドライフィルム９を８０
℃程度の温度で加熱しながらラミネートする。そして、
粘着シート８を剥離した後。

集積回路素子工と基体６の隙間に樹脂１０を充填し、か
つ硬化させる。充填する樹脂１０は、感光性ドライフィ
ルムが硬化反応を起こさない温度で硬化するタイプが望
ましく１例えば二液型のポリウレタン樹脂（サンニレジ
ン製：　５Ｕ−１５００）やエポキシ樹脂が良い。

次に、第５図に示すように感光性ドライフィルム９を露
光・現像して集積回路素子１の接続用バ・ラド５上にバ
イアホール１１を形成する。　　１次に、第６図に示す
ようにバイアホール１１の中にＯｕ、Ａｇ等の金属粉末
をエポキシ、フェノール、ポリエステル等の樹脂中に含
有させてなる導電性樹脂ペーストを充填し、１２０℃程
度で硬化させてバイアフィル導体１２とした後、導電性
樹脂ペーストをスクリーン印刷し、１２０℃程度で加熱
硬化させることにより、集積回路素子ｌどうしを相互に
接続する接続配線パターン１３を形成する。

この場合、集積回路素子ｌの接続用パッド５と接続配線
パターン１３とはバイアフィル導体１２に工り電気的に
接続されることになる。こうして。

４個の集積回路素子を実装した半導体装置が得られる。

第７図は、上記の製造工程で作製した４個の２５６ＫＳ
ＲＡＭ（ＴＯ５５２５７）チップ１（外形を破線で図示
）を実装したメモ１１モジユル１４の平面図（一部の接
続用パッドのみ図示）である。相互に接続すべきチップ
の接続用バッド５間を結ぶ接続配線パターン１３は、各
々のチップの接続用パッド配置が第１図に示ｆようにな
っているので。

チップの外側でパターンを引回す必要がなく、チップの
面上だけを通る平行な直線状パターンで形成可能となる
。その結果、接続配線パターンの占める面積が縮小化で
き、メモリモジー−ルの大きさも１５　ｘ　３１．５　
ｍｍと小形化できた。なお、このメモリモジー−ルの動
作試験を行ったところ、舊込みφ読みだしが正常に行な
えることが確認された。

なお、不発明は、上記実施例に限定されるものではなく
９例えは第８図のように集積回路素子１の接続用パッド
５を対向する二辺のみに配置し。

しかも対向するハツトがないようにしても構わない。そ
の他１本発明は要旨を逸脱しない範囲で種々変形して実
施することができる。

〔発明の効果〕

本発明によれば、接続配線の占める面積が縮小化でき、
小形化・高密度化が可能な半導体装置が得られる。

【図面の簡単な説明】

第１図と第２図は、それぞれ本発明の実施例に係る平面
図と断面図、第３図〜第６図は不発明の一実施例に係る
製造工程を示す断面図、第７図は前記製造工程で作製し
たメモリモジ、−ルの平面図、第８図は２本発明の他の
実施例に係る平面図である。 １・・・集積回路素子、２・・・絶縁層、３・・・従来
の接続用パッド、４・・・薄膜配線パターン、５・・・
接続用パッド、６・・・基体、７−・開口、８・・・粘
着シート。 ９−・感光性ドライフィルム、１０・・・樹脂、１１・
・・バイアホール、１２・・・バイアフィル４体、１３
・・・接続配線パターン、１４・・・メモ１１モジュル
、１５・・・外部接続用端子、１６・・・接続用パッド
。

Claims (1)

【特許請求の範囲】
1. １、複数個の集積回路素子を配置し、さらに該集積回路
   素子の接続用パッドを相互に接続してなる半導体装置に
   おいて、常期集積回路素子の各接続用パッドを縦方向と
   横方向に延長した二本の仮想の帯のうちの少なくとも一
   本が、他の接続用パッドと交差しないように前記集積回
   路素子の接続用パッドを配置したことを特徴とする半導
   体装置。