JPH01238037A - 半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、半導体装置の設計支援システム、
及び半導体装置を用いた電源システムに係り、特に負荷
電流の大きさに対応して出力段素子とその駆動回路の電
流容量を適正に設計せざるを得ないパワーＩＣに好適な
半導体装置、半導体装置の設計支援システム及び半導体
装置を用いた電源システムに関する。

〔従来の技術〕

出力段のパワー素子とその駆動回路、及び信号回路とが
同一の半導体チップ内に構成されたパワーＩＣとして、
ピー　シー　アイ　１９８７プロシーデングス（１９８
７，９）第３８２項から３９４項（Ｐ　ＣＩ　１９８７
　Ｐｒｏｃｅｅｄｉｎｇｓ　ｐ　ｐ３８２−３９４）に
おいて論じられる様なものがある。

〔発明が解決しようとする課題〕

上記従来技術では、３９２項の図に示される如く、出力
段素子部（ＨＩＧＨＰＯすＥＲ５ＥＣＴＩＯＮ）と、そ
の駆動回路部（ＭＥＤＩＵＭ　ＰＯＩＪＥＲ５ＥＣＴＩ
ＯＮ）とは、夫夫別単位として構成されている。この為
、更に大′に流出力の用途には本ＩＣを適用できず、出
力段素子の設計変更が必要となる。出力段素子の電流容
量が大きくなれば、これを駆動するための電流も大きく
しなければならず、駆動回路部も同時に設計変更が必要
となる。一方、本従来技術に示されるＩＣの出力電流よ
りも小出力の用途では、本ＩＣの使用は可能である。し
かし、従来技術の３９２頁の図かられかる通り、出力段
素子部とその駆動回路部は、一般にパワーＩＣのチップ
面積の大半を占める。従って、低価格のパワーＩＣを提
供するためには、負荷に供給する電流に応じた電流容量
の出力段素子とその駆動回路を設けることが重要となる
。しかし、パワーＩＣの用途は多岐に渡り、用途に応じ
て出力段素子とその駆動回路を持つパワーＩＣを準備し
た場合、多品種化が免れない。また、用途に対応してそ
の都度設計を行なった場合には、設計期間が長期化する
問題もある。

本発明の第１の目的は、１種類の出力段素子とその駆動
回路を準備するだけで、用途に応じた新設計を不要にす
るとともに、電流容量の異なる用途にも適用可能とした
半導体装置を提供することにある。

本発明の第２の目的は、この半導体装置を簡単に設計し
得る設計支援システムを提供することにある。

本発明の第３の目的は、この半導体装置を用いた汎用性
のある電源システムを提供することにある。

〔課題を解決するための手段〕

上記目的は、負荷電流を通流するための出力段素子と、
その駆動回路との接続体を単位セルとする半導体装置を
作製することによって達成される。

本発明の他の特徴は以下に述べる実施例の説明から明ら
かとなるであろう。

〔作用〕

パワーＩＣにおいては、負荷電流に応じて変更を要する
部分は出力段素子とその駆動回路である。

そこで、前述した単位セルを作製しておけば、負荷電流
に応じて単位セルの並列接続数を変更するだけで、種々
の電流容量の負荷に対応できる。このため、負荷電流に
応じて出力段素子とその駆動回路を新に設計する必要が
ない。更に、−品種の単位セルによって負荷電流に応じ
たパワーＩＣ化対応が可能になる。

〔実施例〕

以下、本発明の一実施例を第１図によって説明する。図
において、１は出力段素子部であり、コネクタ・エミッ
タ電流路が第１の電源Ｅと負荷とに直列に接続されるＮ
ＰＮバイポーラトランジスタＱ１で構成されている。２
はＱｌを駆動するためのバイパーラトランジスタの制御
端子であるベースに接続される駆動回路部であり、第１
及び第２のＭＯ８型電界効果トランジスタ（以下ＭＯ５
ＦＥＴと記す）Ｑｘ、Ｑａで構成されており、Ｇは駆動
回路部に信号回路４からの信号を入力する為の入力端子
である。信号回路４には、Ｑｌを過電流や過温度等から
保護する機能や、Ｉ’Ｃチップ３の外部からマイクロコ
ンピュータ等で入力する信号８１〜Ｓｎを処理して駆動
回路部２に伝送す信号を形成する機能等を含んでいるが
、ここでは内部の詳細構成については説明を省略する、
破線で囲まれる３がＩＣチップであり単一の半導体基板
で構成されるＶｃｃは、信号回路４及び駆動回路部２に
電力を供給する為の第２の制御用電源である。Ｅは主電
源であり、出力段素子Ｑｓの開閉に伴なって□負荷電に
電力を供給し好ましくは第１の電源Ｅの出力電力（電圧
及び／または電流）は第２の電源Ｖｃｃの出力電力（電
圧及び／または電流）よりも大きい。本実施例における
出力段素子部１及び駆動回路部２のデバイス構成例を第
２図に示す。図において、Ｑｌ、Ｑ２．Ｑａ及びＶ　ｃ
ｃ　ｇ　Ｇ　＊　Ｅ　ｌ　ｌＥ２の記号は第１図と同一
の素子又は端子を示す。

第２図の様な構成を持つ半導体装置を単位セルとして、
第１図のＩＣチップ３に適用するものである。本実施例
によれば、出力段素子部１と駆動回路部２とを極めて近
接して設けることができ、両回路部間の配線のインダク
タンスを低減できるため、駆動回路部２から出力段素子
部１に供給する駆動電流の立上りが急峻になり、出力段
素子部１内の半導体素子を短時間で開閉できる効果があ
る。

パワーＩＣでは、負荷に供給する電流を通流することか
ら、出力段素子部１で発生する損失が、全チップ内の損
失の８０％程度を占めるため、この部分の損失低減はチ
ップ温度の低下につながり、ＩＣの信頼性を向上できる
効果もある。

また、パワーＩＣでは第１図に示す主電源Ｅが１００Ｖ
以上になることが多く、主電源Ｅを利用して出力段素子
部１内の半導体素子Ｑ１を駆動しようとした場合、駆動
回路２内のＱｚ　、ＱａにもＱｌと同じ耐電圧のＭＯＳ
　ＥＦＴが必要となる。一般に半導体素子は、耐電圧が
大きくなる径内部の電圧降下も大きくなる為、Ｑ２．Ｑ
ｓの損失が増大する。そこで、第１図の実施例では主電
源Ｅ比べて電圧の低い制御用電源Ｖｃｃから駆動回路部
２に供給する電力を得る様にしている。

第３図に他の実施例を示す。第３図では、第２図に示し
た単位セルを複数個並列に配線手段によって接続して単
一の半導体基板に集積化し、負荷電流Ｉｏをそれぞれの
出力段素子部１に分流させる様にしている。つまり、第
１図、第２図に示した１、２がＭ個（Ｍ≧２）半導体基
板に並設され、配線手段によってＭ個のうちのＮ個（１
≦Ｎ≦Ｍ）のＱｌのコレクタ・エミッタ電流路が並列に
接続され、かつ、Ｎ個の入力端子が共通に信号回路４の
図示しない出力端子に接続される。パワーＩＣは多用途
に用いられる為、出力段素子部１に通流すへぎ負荷電流
の大きさも様々である。しかし、本実施例に示す如く、
負荷電流Ｔ。の大きさに応して単位セル５を並列に接続
して用いることにより、新たな出力段素子部１及び駆動
回路部２の設計が不要となり、１種類の単位セル５を開
発するだけで負荷電流工０の大きさに応じた適切な電流
容量を持つパワーＩＣを提供し得る効果がある。

一般に、負荷電流Ｉｏの大きな用途では、第１図に示し
た出力段素子部１内のスイッチ素子Ｑ１の面積を太きく
し、これに伴なって駆動回路部２内のスイッチ素子Ｑ２
．Ｑ３の面積も大きくして、Ｑｌに供給する駆動電流を
増大させる。しかし、Ｑｌの面積が大きくなる程、Ｑ１
内部の抵抗骨に部分的なばらつきが生じ、駆動回路部２
から供給されるＱｌの駆動電流がＱ１内部に均一に流れ
にくくなり、極部内に駆動電流が大きい部分と小さい部
分とが生じ易くなる。このため、駆動電流が大きい部分
では負荷電流が大きく流れ、駆動電流の小さな部分では
負荷電流が小さくなって、Ｑｌの内部に均一に流れるへ
き負荷電流が部分的にアンバランスとなる。この現象が
大きくなると、負荷電流の大きく流れる部分が極部的に
発熱するホットスポットと呼ばれる部分が生じ、Ｑ＋　
の破壊につながってくる。Ｑｌの内部抵抗は理想的な均
一状態にすることが一般的に不可能であり、上述した様
に負荷電流が他の部分よりも大きくなっている場所が必
ず生ずる。この現象は、Ｑｌの面積が大きくなる程発生
し易すい。一方、本実施例では単位セル５内の出力段素
子部１．は、他の単位セル５と並列接続されてそれぞれ
負荷電流Ｉｏを分流するため、−個の出力段素子部５の
面積は小さくて良く、上述した様な問題は生じにくい。

また、並列接続される単位セル５は、それぞれ単一の半
導体基板に、同一のプロセスによって形成される為、各
単位セル５内の駆動回路部２及び出力段素子部１の特性
をほぼ同様にできる。このため、各単位セル５間で分担
する負荷電流値もほぼ均一にできる。この様に、第３図
の実施例の如く単位セル５を並列に接続して用いること
により、負荷電流の局部的な集中を軽減でき、信頼性を
向上させ得る効果もある。

第４図に他の実施例を示す。図において、６゜７はそれ
ぞれ単位セル５をｎ１個の群と、ｎ２個の群とに分割し
たものである。ｎ１個の群とｎ２個の群を構成する単位
セル５は、第１図、第２図に示した端子Ｅ１がそれぞれ
並列に接続されているが、端子Ｅ２はＥ３とＥ４とに分
割されている。

第３図の実施例で述べた通り、０１個の群及びｎ２個の
群をそれぞれ構成する単位セル５は、負荷電流■。をほ
ぼ均等に分担している。このため、端子Ｅ４から流れる
電流工、は次式で示される。

ｎｔ＋ｎ２ （１）式において、ｎｌ、ｎｌはそれぞれの群の単位セ
ル５の並列接続数である。（１）式で示す通り、１ｓを
検出することで負荷電流Ｉｏを間接的に得ることができ
る。そこで、Ｉｓを信号回路４に入力し、この信号によ
って負荷Ｒに流れる電流を制御することが可能になると
共に、負荷Ｒを過電流から保護することも可能になる。

更に、■。を間接的に知ることにより、出力段素子部１
の電流も得ることができ、ＩＣ自身を過電流から保護す
ることも可能になる。この様に、本実施例に依れば負荷
及びＩＣ自身を過電流から保護することが可能となり、
信頼性を高くできる効果がある。また、負荷電流丁。を
常に監視できている為、（１）式のＩｓを用いることに
よって、他の電流検出手段を設けることなく負荷電流■
θの制御が可能になる効果もある。

第５図に他の実施例を示す。第４図までの実施例は主に
パワーＩＣを対象に説明を記してきたが、第５図では単
体の半導体スイッチ素子の構成例を示している。図にお
いて、ＴＩ、Ｔ２は一対の主電極であり、第２図に示す
Ｅｌ、Ｅ２の端子がそれぞれ並列に接続された端子であ
る。Ｇ′は制御信号を入力するための端子であり、第２
図に示す端子Ｇがそれぞれ並列に接続された端子である
。５は第２図に示したデバイスで構成される単位セルで
あり、１，２はそれぞれ単位セル５に内蔵された出力段
素子部と駆動回路部である。半導体スイッチ７は単位セ
ル５が複数個並列に接続された構成となっている。半導
体スイッチも、負荷電流に応じた様々な電流容量のもの
が必要である。しかし、第５図の実施例によれば、一種
類の単位セル５を開発するだけで、負荷電流に応じてそ
の並列接続数を変えることにより、種々の電流容量に対
応した半導体スイッチを作り得る効果がある。また、第
１図の実施例で述べた通り、単位セル５を複数個並列接
続して大きな負荷電流に対応することによって、負荷電
流の極部的な集中を軽減できるため、信頼性の高い半導
体スイッチを実現できる効果もある。また、第５図に示
すスイッチ素子は、出力段素子部１を駆動するための電
力を駆動回路部２に供給するための端子Ｔａ、Ｔ４を有
している。

これは、第１図の実施例で述べた様に、主電極間Ｔ１．
Ｔｚ間に段加される電圧は数百Ｖ以上に達することが多
く、駆動回路部には不要な耐電圧を出力段素子部１では
必要とする。このため、駆動回路部２の損失を低減する
為に端子Ｔ３．Ｔ４から５Ｖ〜１５Ｖ８度の電圧を供給
する様にしている。

この様にすることにより、駆動回路部２の損失を低減で
き、半導体スイッチ７の温度上昇を抑制できるため、信
頼性を向上させ得る効果がある。

通常、半導体スイッチを駆動するには、ユーザが外部に
駆動回路を準備する必要がある。しかし、第５図の実施
例では単位セル５内に駆動回路部２が設けられており、
外部に駆動回路を準備する必要がなく、マイコン等の信
号を端子Ｇ′に入力するだけで半導体スイッチ７を駆動
できるため、これを用いた装置の構成を簡単にできる効
果もある。

第６図に他の実施例を示す。図では、第１図。

第２図に示した単位セル５から外部に引出す端子の位置
を示したものである。図において、Ｅｌ　。

Ｅ２は出力段素子部１内のスイッチ素子Ｑの主電極端子
であり、Ｖｃｃ、　Ｅ２’　　は単位セル５内の駆動回
路部２に出力段素子部１を駆動する為の電力を供給する
為の端子である。また、Ｇは駆動回路部２への信号を入
力する為の端子である。第１図及び第５図の実施例で述
べた通り、端子Ｅｌ、　Ｅ２間には数百Ｖの電圧が段加
され、しかも、出力段素子部１のスイッチ素子がオン、
オブを繰り返す毎にこの電圧がパルス状に変化する。一
方、端子Ｇには信号回路４からの微弱信号が入力される
ため、他部からの雑音に対する耐量が小さい部分である
。また、ＶＣＣ，Ｅ２’　　の端子間には駆動回路部２
に供給する電圧が印加されているが、この電圧は一般に
５〜１５Ｖ程度と小さく、しかも流れる電流は端子Ｅｌ
、Ｅ２に比べて１／１０以下であることが多い。従って
、最も雑音を外部に放出する端子はＥｌ又はＥ２であり
、端子ＧはＥ　１　ｔ　Ｅ　２の端子とできるだけ離し
て設け、雑音による誤動作の防止を図る必要がある。そ
こで、Ｅｌ、Ｅ２端子とＧ端子間に、雑音発生の少ない
Ｖｃｃ、　Ｅｚ’端子を設けることで、Ｅｒ、Ｅｘ端子
から発生する雑音がＧ端子に与える影響を低減する様に
したものである。この様に、本実施例によれば、電磁雑
音による誤動作の影響を低減できる効果がある。

第７図に他の実施例を示す。図では、第６図の単位セル
を並列接続した場合の各端子の状態を示している。単位
セル５同志を隣接した時に、左。

右に配置される単位セル同志の対応する電極が接続され
るためには、単位セル５は第６図に示される様に左、右
に各電極を設ける必要がある。更に、これ等の端子が隣
接する単位セルの端子と確実に接続される様に、対応す
る端子同志が重なりを持たせる必要がある。このために
は、単位セルＳの左、右に設ける各端子は、単位セル５
の境界から突出したものでなければならない。更に、端
子Ｅｌ、Ｅ２には他の端子を流れる電流に比べて大きな
電流が流れる為、他の端子よりも広い幅の端子とするこ
とも重要である。また、端子Ｅ１．Ｅ２は、隣接する単
位セル５の対応する端子と接続する場合、他の端子に比
べて端子同志の重なりが大きくなる様な構成として、接
続部の接触抵抗の低減を図ることも重要である。この様
な端子を単位セル５に持たせることによって、並列接続
化が容易になると共に、隣接する単位セル間での対応す
る端子同志の接続が確実となり、更に負荷電流を通流さ
せる端子での損失を低減できる効果がある。

本発明半導体装置の設計支援システムの実施例を第３図
及び第５図を用いて述べる。第２図に示した単位セルに
おける出力段素子部１の電流容量を１．とする。また、
負荷に通流すべき電流の最大値をＩ　ＯｍａＸとする。

第２図に示した様な単位セルを演算手段を含む情報処理
装置を用いて自動的に配線手段を配慮して、半導体装置
を設計するシステム又は、単位セルを演算手段を含む情
報処理装置を用いて自動的に単位セル数を計算して、単
位セルを自動的に配置して半導体装置を設計するシステ
ムでは、必要とする単位セル５の並列接続数をｎとすれ
ば、ｎは次式で示される。

ｎ≧１ｏｌｌａｘ／工。　　　　　　　　　　　−（２
）すなわち、（２）式のｎが整数で得られ、しかも並列
接続した各単位セル５に、負荷電流■。が理想的に分流
する場合、ｎはＩｏ−ａｘ／Ｉ□に等しく設定できる。

しかし、（２）式のＩ　ｏ−ａｘ／　Ｉ工が少数で得ら
れた場合、単位セル５を更に分割することはできない為
に、小数点以下を切り」二げて整数化したｎを並列接続
数として選定する必要がある。

また、単位セル間の電流も理想的には分流せず、各セル
各の電流には若干のアンバランスを生じる。

この様な点を考慮した場合、演算手段では（２）式で示
されるｎはＩｏ−ａ−／Ｉ。よりも大きな整数値に選定
することが必須となる。

本実施例によれば、負荷電流が最大の場合にも並列接続
した各単位セルが過電流状態となることを防止でき、信
頼性を向上できる効果がある。

第８図に本発明電源システムの実施例を示す。

第８図において、８−１は、第２図〜第７図の何れに示
す単位セルが複数個並列接続された並列接続体であり、
３相インバータの１アームを構成する。８−２〜８−６
はそれぞれ８−１と同一構成である単位セルの並列接続
体であり、４．８−１〜８−６は夫々別々の半導体基板
に集積化される場合もあり、また、４．８−１〜８−６
が単一の半導体基板に集積化される場合もあり、さらに
また、４．８−１〜８−６が２〜３個の半導体基板に集
積化される場合もある。Ｖ　ｃ　Ｃ１は信号回路４及び
並列接続体８−４〜８−６を構成するそれぞれの単位セ
ルに駆動用の電力を供給するための電源であり、ｖ、ｌ
：Ｃ２〜■。。４はそれぞれ並列接続体８−１〜８−３
を構成する単位セルに駆動用の電力を供給するための電
源である。９は並列接続体８−１〜８−６及び信号回路
４を同一半導体内に構成した三相インバータＴＣである
。本ＩＣ９からは三相の出力が得られ、モータ駆動用の
インバータ等に広く用いられるものである。本インバー
タをその各アーム８−１〜８−６は、第２図〜第７図の
何れかに示した単位セルの並列接続体で構成されるため
、負荷電流の異なる用途にも８−１〜８−６を構成する
単位セルの並列接続数を変更するだけで対応でき、短期
間で種々の負荷電流に対応できる三相インバータＩＣを
得ることができる効果がある。更に、各アームを構成す
る単位セル間の電流をほぼ均一化することができ、極部
的な電流の集中を軽減できるため、信頼性を向上させ得
る効果もある。また、各アームの単位セルを二つの群に
分け、一つの群で負荷電流を検出することもできるため
、信頼性の向上及び高機能化を図り得る効果もある。

小形モータ等では、システム小形化を図るため、インバ
ータ部をモータに内蔵させる動向にあり、この為にはイ
ンバータ部を第８図の如く集積化して、小形化にするこ
とが重要である。本実施例は高信頼性、高機能化、超小
形化という各種電源システムの要求を全て満たすもので
あり、更に用途に対応したＩＣを短期間で得ることがで
きる効果がある。

〔発明の効果〕

本発明によれば、電流容量の異なる用途にも適用できる
半導体装置を得ることができる。

また、本発明によれば、この様な半導体装置を簡単に設
計し得る設計支援システムを得ることができる。

また、本発明によれば、汎用性のある電源システムを得
ることができる。

【図面の簡単な説明】

第１図は本発明半導体装置の一実施例を示す図、第２図
は本発明の単位セルのデバイス構成例を示す図、第３図
から第７図は本発明半導体装置の他の実施例を示す図、
第８図は本発明半導体装置を用いた電源システムを示す
図である。 １・・・出力段素子部、２・・・駆動回路部、Ｅ・パ主
電源、Ｖｃｃ・・・制御用電源、５・・・単位セル。

Claims (1)

1. 【特許請求の範囲】 １、一対の主端子間の電流路が負荷に接続され、制御端
   子を有する出力段素子と、該出力段素子の制御端子に接
   続され、入力端子に印加される入力信号に応答して上記
   出力段素子を駆動する駆動回路とからなるＭ個（Ｍ≧２
   ）の単位セルと、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
   単位セルの一対の主端子間の電流路を並列に接続し、か
   つ、上記Ｎ個の単位セルの入力端子を共通に接続する配
   線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ２、一対の主端子間の電流路が負荷に接続され、入力端
   子を有するＭ個（Ｍ≧２）の出力回路と、、外部からの
   信号に応答して上記Ｍ個の出力段回路の入力端子に印加
   されるべき駆動信号を出力端子に出力する信号回路と、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
   単位セルの一対の主端子間の電流路を並列に接続し、か
   つ、上記信号回路の上記出力端子と上記Ｎ個の単位セル
   の入力端子とを接続する配線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ３、一対の主端子間の電流路が負荷と第１の電源とに直
   列に接続され、制御端子を有する出力段素子と、入力端
   子に印加される入力信号に応答して上記第１の電源とは
   異なる第２の電源と上記出力段素子の制御端子との間の
   電流路を形成して上記出力段素子を駆動する駆動回路と
   からなる複数個の単位セルと、 上記複数個の単位セルの一対の主端子間の電流路を並列
   に接続し、かつ、上記入力端子を共通に接続する配線手
   段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ４、一対の主端子間の電流路が負荷と第１の電源とに直
   列に接続され、制御端子を有する出力段素子と、入力端
   子に印加される入力信号に応答して上記第１の電源とは
   異なる第２の電源と上記出力段素子の制御端子との間の
   電流路を形成して上記出力段素子を駆動する駆動回路と
   からなるＭ個（Ｍ≧２）個の単位セルと、 上記Ｍ個（Ｍ≧２）個の単位セルの内の所望のＮ個（２
   ≦Ｎ≦Ｍ）の単位セルの一対の主端子間の電流路を並列
   に接続し、かつ、上記Ｎ個（２≦Ｎ≦Ｍ）の単位セルの
   入力端子を共通に接続する配線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ５、一対の主端子間の電流路が負荷と第１の電源とに直
   列に接続され、入力端子を有するＭ個（Ｍ≧２）の出力
   段回路と、 上記第１の電源とは異なる第２の電源に接続され、外部
   からの信号に応答して上記Ｍ個の出力段回路の入力端子
   に印加されるべき駆動信号を出力端子に出力する信号回
   路と、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
   単位セルの一対の主端子間の電流路を並列に接続し、か
   つ、上記信号回路の上記出力端子と上記Ｎ個の単位セル
   の入力端子とを接続する配線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ６、コレクタ・エミッタ電流路が負荷に接続され、ベー
   スを有するバイポーラトランジスタと、ソース・ドレイ
   ン電流路が上記バイポーラトランジスタのベースに接続
   され、入力端子に印加される入力信号に応答して上記バ
   イポーラトランジスタを駆動する電界効果トランジスタ
   とからなる複数個の単位セルと、 上記複数個の単位セルのコレクタ・エミッタ電流路を並
   列に接続し、かつ、上記複数個の単位セルの入力端子を
   共通に接続する配線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ７、コレクタ・エミッタ電流路が負荷に接続され、ベー
   スを有するバイポーラトランジスタと、ソース・ドレイ
   ン電流路が上記バイポーラトランジスタのベースに接続
   され、入力端子に印加される入力信号に応答して上記バ
   イポーラトランジスタを駆動する電界効果トランジスタ
   とからなるＭ個（Ｍ≧２）の単位セルと、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
   単位セルのコレクタ・エミッタ電流路を並列に接続し、
   かつ、上記Ｎ個の単位セルの入力端子を共通に接続する
   配線手段とが、単一の半導体基板に集積化されたことを
   特徴とする半導体装置。 ８、一対の主端子間の電流路が負荷に接続され、制御端
   子を有する出力段素子と、入力端子に印加される入力信
   号に応答して第１の電源端子と上記出力段素子の制御端
   子との間の電流路を形成して上記出力段素子をオンさせ
   る第１の駆動素子と、上記入力端子に印加される入力信
   号に応答して第２の電源端子と上記出力段素子の制御端
   子との間の電流路を形成して上記出力段素子をオブさせ
   る第２の駆動素子と駆動回路とからなるＭ個（Ｍ≧２）
   の単位セルと、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
   単位セルの一対の主端子間の電流路を並列に接続し、か
   つ、上記Ｎ個の単位セルの入力端子を共通に接続する配
   線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
   体装置。 ９、上記第１の電源の出力電力が上記第２の電源の出力
   電力より大きいことを特徴とする請求項３から請求項５
   の何れかの半導体装置。 １０、上記複数の単位セルを、ｎ＿１個の群とｎ＿２個
   の群とに分割し、一方の群に負荷電流を、他方の群に負
   荷電流を検出するための電流を通電することを特徴とし
   た請求項１から請求項８の何れかの半導体装置。 １１、少なくとも一対の主電極と制御電極とを有し、制
   御電極に入力される信号に応じて導通状態から非導通状
   態へ、非導通状態から導通状態へとそれぞれ転じ得る半
   導体素子において、該半導体素子は、負荷に供給するた
   めの電流を通流する出力段素子と、該出力段素子を駆動
   する為の駆動回路との接続体を単位セルとし、該単位セ
   ルの並列接続体で構成されると共に、前記出力段素子を
   駆動するための電力入力端子を備えたことを特徴とする
   半導体装置。 １２、単位セルを互いに隣接して配置し、各端子は、隣
   接した単位セル間でそれぞれ対応する端子同志が接続さ
   れ得る様に設けられたことを特徴とする請求項１から請
   求項８の何れかの半導体装置。 １３、負荷に供給すべき最大電流をＩ＿ｏ、単位セル内
   の出力段素子の電流容量をＩ＿ｕとする時、単位セルの
   並列接続数ｎは、ｎ≧Ｉ＿ｏ／Ｉ＿ｕなる関係を実質的
   に満足する様に設定する演算手段を有することを特徴と
   する請求項１から請求項５の何れかの半導体装置の設計
   支援システム。 １４、請求項１から請求項８の何れかの半導体装置と、
   負荷とを備え、電源から供給される電力を、電圧、周波
   数、電流のうち少なくとも一つを制御して前記負荷に供
   給する電源システム。 １５、一対の主端子間の電流路が負荷に接続され、制御
   端子を有する出力段素子と、該出力段素子の制御端子に
   接続され、入力端子に印加される入力信号に応答して上
   記出力段素子を駆動する駆動回路とからなる複数個の単
   位セルの内の所望の複数個の単位セルの一対の主端子間
   の電流路を並列に接続し、かつ、上記Ｎ個の単位セルの
   入力端子を共通に電気的に接続しえる半導体装置。