JPH01237838A - ディジタル信号処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号系列を対象に演算処理を行
なうディジタル信号処理方式に関するものである。

〔従来の技術〕

第３図は例えば昭和６１年度通信学会通信部門全国大会
シンポジウム予稿（ＮｏＳ１０−１）に示された従来の
ディジタル信号処理方式のブロック図であり、図におい
て１は同時に二つのデータの読み出し、書き込みが可能
なデュアルポート内部データメモリ　（以下２　Ｐ−Ｒ
ＡＭという）、２は読み出しまたは書き込みデータのア
ドレスを算出するアドレス生成部、３は演算に伴うデー
タの内部転送に用いられるデータバス、４および５は２
Ｐ−１？ＡＭ　ｌ内のデータを選択するセレクタ、６は
セレクタ４で選択された被演算データを保持するレジス
タ、７はセレクタ５で選択された演算データを保持する
レジスタ、８は乗算器、９は乗算器８の出力を保持する
レジスタである。１０はレジスタ６の出力とアキュムレ
ータ（ＡＣＣＯ〜八ＣＣ３へ　　１４の出力とを選択す
るセレクタ、１１はレジスタ９の出力とレジスタ７の出
力とを選択するセレクタ、１２はセレクタ１０．１１の
出力を入力して演算を行なう算術論理演算器、１３はこ
の算術論理演算器１２の出力と外部用データレジスタ１
６のデータとを選択するセレクタである。

上記アキュムレータ１４は演算器１２の出力を保持し、
累算等に使用するアキュムレータである。

また、上記外部用データレジスタ１６は外部データメモ
リ１７のデータを保持するものである。

１５はアドレス生成部２から生成されたアドレスデータ
を保持して外部データメモリ１７に転送する外部用アド
レスレジスタである。

次に動作について説明する。この発明は内蔵されたマイ
クロプログラムのフェッチデコードおよびデータの読み
出し、演算、演算結果書込みを並列パイプライン処理で
実行するディジタル信号処理プロセッサによる処理を行
なうものであり、３人力１出力演算を行なう場合の動作
を以下に示す。

ただし、演算器、乗算器、アドレス生成器、データメモ
リ、セレクタ等各部は命令マイクロモードに基づいて制
御される。

加算、減算、最大値、最小値等を求める２人力算術演算
をまとめてａｅｂと表わし、乗算をａ×ｂと表わすこと
にする。ただし、ａ、ｂはそれぞれ独立したデータとす
る。

ここで、上記算術演算と乗算を組み合わせて３人力１出
力の演算を以下の式で定義する。

Ｚｒ　　　（ａｔ　＠　ｂｉ　）　Ｘ　ｃｉ　　−−ｆ
ｌ）Ｚ＝　＝　（ａｉ　Ｘ　ｂｉ　）　＠　ｃｉ　　−
−（２）（ｉ＝１〜Ｎ） かたし、ａｔ　、　ｂｉ　、　ｃｉはそれぞれ独立のデ
ータ系列とし、２Ｐ−ＲＡＭ　　１に記憶されているも
のとする。例えば（１）式の３人力演算を第３図のディ
ジタル信号処理方式で実行する場合の処理フローを第４
図に示す。

まず、スタートし、ステップＳＴ１でアドレス生成部２
で２Ｐ−ＲＡＭ　１に記憶されている（１）式の括弧内
の演算（ａｉｅｂｉ）の二つのデータ系列人（ａｉ／ｉ
＝　１〜Ｎ）　、旦（ｂｉ／ｉ　＝　１〜Ｎ　ｌに対し
てアドレスの初期設定を行なって、２Ｐ−１？ＡＭ　１
に記憶されている（ａｉｅｂｉ　）のデータ系列をデー
タバス３を経て外部データメモリ１７に一担格納する。

次に、ステップＳＴ２でデータ系月旦（ｃｉ／ｉ　＝　
１〜Ｎ）と上記演算（ａｉｅｂｉ）の演算結果のデータ
系列を同時に２Ｐ−ＴＡＭ　　１から読み出し、２番目
の演算である乗算を行ない、（ａｉｅ　ｂｉ　）　Ｘｃ
ｉの出力データ系列を２Ｐ−ＲＡＭ　１に格納する。

実際のディジタル信号処理プロセッサであるＤＳＳＰ　
１　　（Ｄｉｇｉｔａｌ　５ｐｅｅｃｈ　Ｓｉｇｎａｌ
　Ｐｒｏｃｅｓｓｏｒ　１　）では第３図のデータアド
レス生成部２において、データ用アドレス値段二つのデ
ータ系列人および旦のそれぞれの先頭アドレスに設定し
単純インクリメントのモードにした後、順次二つのデー
タ系列人および旦のデータを２Ｐ−ＲＡＭ　　１からセ
レクタ４．５を介してレジスタ６およびレジスタ７へ読
み出す。

セレクタ１０および１１ではそれぞれレジスタ６および
レジスタ７側を選択し、算術論理演算器１２で算術演算
（ａｉｅｂｉ）を行ない、セレクタ１３で算術論理演算
器１２側を選択し、アキュムレータ（ＡＣＣＯ〜八ＣＣ
３へ’）　　１４のどれかに一担格納した後、データバ
ス３経由で外部用レジスタ１６を経て外部メモリ１７へ
記憶する。

このとき、外部メモリ用アドレスは上記アドレス生成部
２内で２Ｐ−ＲＡＭ　ｌ用のアドレスの一つとリンクさ
れているため単純インクリメントモードとなっている。

次にステップＳＴ３で再びデーターアドレス生成部２に
おいて、データ用アドレス値をデータ系月旦および（ａ
ｉｅｂｉ）のデータ系列の先頭アドレスとなるよう設定
し、２Ｐ−ＲＡＭ　　１からｃｉのデータをレジスタ６
へ読み出す。

一方、外部メモリ１７から（ａｉｅｂｉ　）のデータを
セレクタ５においてデータバス側を選択することにより
、レジスタ７へ読み込む。ただし、データ系月旦と（ａ
ｉｅｂｉ）のデータ系列との読み込みタイミングを一致
させるため、ステップＳＴ４で予め２命令外部メモリか
ら空読みする必要がある。

この読み出された二つのデータはステップＳＴ５で乗算
器８で乗算され、その結果がレジスタ９に格納され、次
のサイクルで算術論理演算器１２を通過し、アキュムレ
ータ（ＡＣＣＯ〜ＡＣＣ３）１４のいずれかに一担格納
され、データバス３を経由して２Ｐ−ＲＡＭ　１へ記憶
される。

以上の動作はパイプライン処理により並列動作が行なわ
れるため、Ｎ個のデータ系列に対して２Ｐ−ＲＡＭ　１
から読み出してから処理結果を外部メモＩＪ１７に記憶
するまで、算術演算の場合（Ｎ＋３）マシンサイクリ要
する。

この様子を次の第１表および第２表に示す。第１表は（
ａｉｅｂｉ　）を演算し、その結果を外部メモリ１７へ
転送する場合である。

また、第２表は（ａｉｅｂｉ　）を外部メモリ１７から
読み出して、（ａｉｅｂｉ　）　ｘ　ｃｉを演算し、２
Ｐ−ＲＡＭ　１へ転送する場合を示している。ただし、
この第１表、第２表のいずれにおいても「×」印は未知
数であり、また、第１表、第２表において、外部用デー
タレジスタ１６のマシンサイクルＮ＋３が書き込み完了
を示し、第２表中の外部用データレジスタ１６のマシン
サイクルＯで外部用レジスタ１６には事前に空読みして
おく　（２マシンサイクルを要する）。

次に外部メモリ１７がら空読みを２回行なった後（タイ
ミング合わせ）Ｎ個のデータ系列に乗算を行ない、２Ｐ
−ＲＡＭ　１へ格納するのに（Ｎ＋３）マシンサイクル
、その他アドレス初期設定に２命令要するため、合計サ
イクルは（２Ｎ＋１０）サイクルとなる。

（２）式の演算についても（２Ｎ＋１０）サイクル要す
る。以上のようにＮ個のデータ系列に対し３人力ｌ出力
演算をＤＳＳＰ　１のような最大２人力演算しか行なえ
ないプロセッサで実行すると、約２Ｎマシンサイクル（
Ｎが充分大きい場合）要することがわかる。

また、上記３人力１出力演算結果を累算するケースを以
下に説明する。

（３）式の場合、（ａｉｅｂｉ）とｃｉの乗算結果（レ
ジスタＰ９の出力）と、途中までの累算値とを算術論理
演算器ＦＡＬＵ１２の入力とし、加算結果をセレクタ１
３を介して再び同一のアキュムレータ１４に入力するこ
とで可能であるから、処理サイクル数は（２Ｎ＋１０）
サイクルと不変である。

（４）式の場合、−世２Ｐ−ＲＡＭ　１に格納した（　
ａｔＸｂｉ）ＣＥｌｃｉのデータ系列を再び読み出しな
がら順次算術論理演算器１２にて累算するため、新たに
Ｎサイクル必要となり、総サイクル数は（３Ｎ＋１０）
となる。

〔発明が解決しようとする課題〕

従来のディジタル信号処理方式は以上のように構成され
ているので、三つのそれぞれ独立したデータ系列に対す
る３人力１出力演算を実行する場合、３人力１出力演算
を２段階に分けて２人力１出力演算を２回行なうほか、
アドレス制御やメモリへの転送等の処理のため、演算処
理時間が長くなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、３人力１出力演算を一度に実行できるととも
に、中間結果格納のためのアドレ大制御やメモリへの転
送等の処理を省くことができ、高速に３人力ｌ出力演算
を実行できるディジタル信号処理方式を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理方式は３つの独立し
たデータ系列に対しそれぞれ独立にかつ同時にデータの
読み出しが行なえるようにした第１ないし第３の読み出
しデータ用アドレス生成器と、互いの出力を入力として
算術演算と乗算の組み合わせによる３人力１出力演算を
高速に実行するようにした演算器と乗算器とを設けたも
のである。

〔作用〕

この発明における第１ないし第３の読み出しデータ用ア
ドレス生成器で３つの独立したデータ系列に対してそれ
ぞれ独立でかつ同時にデータを読み出して、この読み出
したデータを演算器に転送して算術演算を行なうととも
に乗算器で乗算を行ない、演算器または乗算器の出力を
一度メモリに退避させることをせず、次のステップで演
算器の出力を乗算器に加え、乗算器の出力を演算器に加
え、算術演算と乗算の組合せで３人力１出力演算を高速
に実行できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、２０，２１．２２は読み出しデータ用アド
レス生成器、２３は占き込みデータ用アドレス生成器、
２４，２５．２６はデータメモリで、書き込みデータ用
アドレス生成器２３で生成されたアドレスデータが入力
される。

２７．２８．２９はデータメモリ２４〜２６からの読み
出しデータを転送するデータバス、３０゜３１．３２は
それぞれ上記データバス２７，２８゜２９から転送され
るデータを保持するレジスタ、３３はレジスタ３２の出
力を保持するラッチである。

３４はレジスタ３０とラッチ３３の出力を選択するセレ
クタ、３５はレジスタ３０の出力とレジスタ４１の出力
を選択するセレクタでセレクタ３４と３５とで第１のセ
レクタ群をなしている。

３６はレジスタ３０の出力とレジスタ３９の出力を選択
するレジスタ、３７はレジスタ３１の出力とラッチ３３
の出力とを選択するセレクタで、セレクタ３６とセレク
タ３７は第２のセレクタ群をなしている。

３８はセレクタ３４．３５の出力を入力として演算を行
なう演算器、４０はセレクタ３６と３７の出力を入力し
て乗算を行なう乗算器である。

また、上記レジスタ３９は上記演算器３８の出力を保持
するレジスタであり、レジスタ４１は上記乗算器４０の
出力を保持するレジスタである。

４２は二つのレジスタ３９．４１からの入力の内、一つ
を選択して出力するセレクタ、４３は出力セレクタ４２
の出力と正規化シフタとしての累算器４４との出力を加
算する加算器であり、その出力は上記累算器４４に出力
するようにしている。

４５は上記累算器４４、出力セレクタ４２の出力データ
を転送するデータバス、４６は外部とのデータ入出力を
行なう外部インタフェース回路である。

なお、１０１〜１０３，１１１〜１１３，１２１゜１２
３はそれぞれ上記データメモリ２４，２５゜２６の出力
をデータバス２７．２８．２９に出力する信号線を示す
。

次に動作について説明する。第１図において、Ｎ個の要
素を持つデータ系列Ａ　＝　（ａｉ　ｌ　ｉ　＝　１〜
Ｎ）、旦＝　（ａｉｌ　ｉ　＝　１〜Ｎ）　、　Ｃ＝　
（ｃｉｌ　ｉ　＝１〜Ｎ）が予めそれぞれデータメモリ
２４、データメモリ２５およびデータメモリ２６に格納
されているものとする。

上記の条件のもとで、３人力１出力演算を行なう場合の
動作を以下に示す。また、その演算処理フローを第２図
に示す。

まず、スタートして、ステップ５ＴＩＩで第１に入力デ
ータ３系列および出力結果格納先の先頭アドレスをそれ
ぞれアドレス生成器２０〜２４にて初期設定する。以降
、アドレス生成器は単純インクリメント動作とする。

データメモリ２４はアドレス生成器２０とデータメモリ
２５はアドレス生成器２１とデータメモリ２６はアドレ
ス生成器２２とそれぞれ対応しており、各データメモリ
２４〜２６はアドレス生成器２０〜２２のアドレスに基
づいてデータを読み出す。

ただし、３本のデータバス２７〜２９　（Ｘ−Ｂｕｓ。

Ｙ−ＢＵＳ、　Ｚ−ＢＵＳ　）に対しそれぞれデータメ
モリ２４〜２６から入力可能であるため、各データメモ
リ２４〜２６からの特定のデータバスに対する出力は３
氷中１本のみ有効とし、残り２本はハイインピーダンス
状態となるよう制御する。このときデータバスの出力は
有効とした１本のデータとなる。

例えば、レジスタ３０に人のデータ、系列を入力する場
合、信号線１０１に人畜列のデータを出力し、他のデー
タメモリ２５．２６からデータバス２７への出力の信号
線１１１および信号線１２１はハイインピーダンス状態
とする。他のデータバスについても同様である。

以上のようにして、レジスタ３０，３１．３２に各デー
タ系列のデータをセットする。なお、３本のデータバス
２７〜２９はそれぞれ三つのデータメモリ２４〜２６か
らデータを選択できるため、レジスタ３０〜３２へのデ
ータセットの組み合わせは３３通り可能である。

以下、３人力演算として次の２式を定義し、その処理方
法を示す。

（ａｉΦｂｉ　）　ｘ　ｃｉ　　・・・・・・・・・・
・・・・・・・・・・・ｆｌ）（ａｉＸｂｉ）■ｃｉ　
　・・・・・・・・・・・・・・・・・・・・・（２）
ただし、（ｘ＄ｙ）は２人カデータＸ＋Ｙに対する加算
、減算、最大値、最小値等を求める算術論理演算を表わ
し、（ｘＸｙ　）は乗算を表わすものとする。（１）式
の処理フローの説明を次の第３表に示す。この第３表に
おいて、正規化シフタとしての累積器４４のマシンサイ
クルＮ＋４の■印で転送が完了することを示す。なお、
第３表の「×」印は未知数を示す。

まずステップ５Ｔ１２においてセレクタ３４でレジスタ
３０側を、セレクタ３５でレジスタ３１側を選択する。

その二つの選択されたデータ（ａｉおよびｂｉ）を演算
器３８で演算（ａｉｅｂｉ）を行ない、その演算結果を
レジスタ３９へ格納する。この値は次のステップでレジ
スタ３９から出力される。

また、出力セレクタ４２で選択されてデータバス４５に
転送される。データバス４５は外部回路との入出力デー
タの転送を行なうものである。

一方、レジスタ３２のデータｃｉはラッチ３３により１
ステツプ遅延させられる。次のステップでは、セレクタ
３６でレジスタ３９側を、セレクタ３７でラッチ３３側
をそれぞれ選択し、この二つのデータ（ａｉｅｂｉ）と
ｃｉを乗算器４０により乗算を行ない、乗算結果（ａｉ
ｅｂｉ）　Ｘｃｉをレジスタ４１へ格納する。

この値は次のステップで、レジスタ４１から出力される
。出力セレクタ４２ではレジスタ４１側を選択すること
により、データ（ａｉｅｂｉ）　Ｘｃｉが加算器４３に
送られ、加算器４３で累算器４４からの出力とを加算し
、その加算結果を累算器４４で累算した正規化シフタで
処理された後、アドレス生成器２０〜２２の示すアドレ
スに基づいてデータバス４５を経てデータメモリ２４〜
２６のいずれかに転送される。

このように、この発明ではデータ読み出し、演算実行、
データ書き込みをパイプライン処理により連続実行する
ことで各部の動作制御を並列動作させることができる。

したがって、上記の３人力１出力演算動作をＮ個の要素
を持つデータ系列に対し執行した場合、先頭データを読
み出してから最終データ処理結果をメモリへ書き込むま
で（Ｎ＋４）サイクル要する。

次に（２）式の処理フローの説明を次の第４表に示す。

この第４表において、正規化シフタとしての累算器４４
のＮ＋４のマシンサイクルの■印で転送が完了すること
を示す。なお、 この第４表の「×」印は未知数を示す。

３人カデータをレジスタ３０〜３２へ読み出す動作は上
記（１）式のケースと同様である。（２）式を実行する
場合、セレクタ３６でレジスタ３０側を、セレクタ３７
でレジスタ３１側を選択し、乗算器４０により（ａｉＸ
ｂｉ）を実行し、その結果をレジスタ４１ヘセツトする
。

次のステップではセレクタ３４でラッチ３３側を、セレ
クタ３５でレジスタ４１側を選択し、演算器３８により
（ａｉ　ｘ　ｂｉ）Φｃｉを実行し、レジスタ３９ヘセ
ツトする。レジスタ３９のデータは次のステップにおい
て、セレクタ４２でレジスタ３９側を選択することによ
り、その選択結果を加算器４３に送り、加算器４３で正
規化シフタとしての累算器４４の出力と加算し、その加
算結果を累算器４４で累算する正規化シフタで処理後、
データメモリ２４〜２６のいずれかへ書き込まれる。

このようにすることにより、（２）式のケースについて
も（１１式ノケースと同様（Ｎ＋４）サイクル要する。

なお、２人力１出力演算については（ａ　ｉ　＠　ｂ　
ｉ　）の場合はセレクタ３４でレジスタ３０側を、セレ
クタ３５でレジスタ３１側を選択し、演算器３８で実行
後、次のステップでセレクタ４２でレジスタ３９側を選
択することにより求まり、（ａｉ　Ｘ　ｂｉ）の場合は
セレクタ３６でレジスタ３０側を、セレクタ３７でレジ
スタ３１側を選択し、乗算器４０で実行後火のステップ
でセレクタ４２でレジスタ４１側を選択することにより
求まる。

また、上記３人力１出力演算の累算を求める場合、途中
までの累算結果または初期値を累算器４４へ格納し、順
次３人力１出力演算結果と上記累算器４４とを加算器４
３により加算後再び累算器４４へ格納する処理を繰り返
すことにより行なう。したがって、累算を行なうことに
より、処理サイクル数が増えることはない。

〔発明の効果〕

以上のようにこの発明によれば、独立した３系列のデー
タを同時に読み出すとともに、演算器の出力を乗算器へ
入力可能とし、一方乗算器の出力を演算器へ入力可能と
するとともに、セレクタにより上記演算器と乗算器の入
力および出力を選別制御するように構成したので、３人
力１出力演算の組み合せ順序を可変とし、かつ中間の演
算結果格納のためのアドレス制御やメモリへの転送処理
が省け、高速に３人力１出力演算結果を実行できる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
方式の構成を示すブロック図、第２図は同上実施例によ
る３人力１出力演算処理のフロー図、第３図は従来のデ
ィジタル信号処理方式の構成を示すブロック図、第４図
は第３図のディジタル信号処理方式の演算処理のフロー
図である。 ２０〜２３はアドレス生成器、２４〜２６はデータメモ
リ、３３はラッチ、３４〜３７はセレクタ、３４と３５
は第１のセレクタ群、３６と３７は第２のセレクタ群、
３８は演算器、４０は乗算器、４２は出力セレクタ、４
３は加算器、４４は累算器。 （外２名） １、事件の表示　　　特願昭６３−６３６９５号２１発
明の名称 ディジタル信号処理方式 ３、補正をする者 事件との関係　特許出願人 代表者　志岐守哉 ４、代　理　人　　　郵便番号　１０５住　所　　　　
東京都港区西新橋１丁目４番１０号＆補正の対象 （１）　　ＦＩＡ細書の特許請求の範囲の欄６、補正の
内容 （１）　　別紙の通シ特許請求の範囲を補正する。 （２）明細書第５頁第１１行目の「かだし」とあるのを
「ただし」と補正する。 （３）明細書第５頁第１６行目から第６頁第８行目Ｋか
けて「まず、スタート・・・に格納する。」とあるのを
削除する。 （４）明細書第６頁第１２行目の「データ用アドレス値
段二つの」とあるのを「データ用アドレス値を二つの」
と補正する。 （５）別紙の通シ明細書第１０頁を補正する。 （６）別紙の通シ明細書第１１頁を補正する。 （７）明細書第１２頁第１５行目の （ａｘ＄ｂｔ）Ｘ月」と補正する。 （８）明細書第１５頁第１５行目の「ラッチ」とあるの
を「レジスタ」と補正する。 （９）明細書第１５頁第１７行目の「ラッチ３３」とあ
るのを「レジスタ３３」と補正スル。 ａｌｌｍ　　明細書第１５頁第１８行目の「レジスタ３
０の」とあるのを「レジスタ３１の」と補正する。 αυ　明細書第１６頁第３行目の「ラッチ３３」とある
のを「レジスタ３３」と補正する。 （ｌの　　明細書第１６頁第１４行目から第１５行目　
　）にかけて「正規化シックとしての累算器４４」とあ
るのを「アキエムレータ４４」と補正する。　　　ｅ（
１３明細書第１６頁第１６行目の「上記累算器　　：４
４」とあるのを「上記アキュムレータ４４」と補正する
。　　　　　　　　　　　　　　　　　　　　２α荀　
明細書第１６頁第１７行目の「上記累算器４４」とある
のを「上記アキュムレータ４４」と　　り補正する。　
　　　　　　　　　　　　　　　　　　　（α９　明細
書第１９頁第１２行目から第１４行目にかけて「この第
３表において・・・ことを示す。」とあるのを削除する
。　　　　　　　　　　　　　　　２（Ｌｆ５　　別紙
の通シ明細書第２０頁を補正する。 αη　明細書第２１頁第７行目から第９行目にか　　し
けて「ｔた・・・ものである。」とあるのを削除す　　
序る。 ０Ｑ　　明細書第２１頁第１０行目の「ラッチ３３」２
とあるのを「レジスタ３３」と補正する。 α■　明細書第２１頁第２０行目から第２２頁第２行目
にかけて「加算器４３に送られ・・・処理さｔた後、」
とあるのを削除する。 ■　明細書第２２頁第２行目から第３行目にかすて「ア
ドレス生成器２０〜２２」とあるのを「アドレス生成器
２３」と補正する。 Ｑυ　明細書第２２頁第１３行目のｒ＋４）、Ｊとあ５
のをｒ＋３）Ｊと補正する。 ｃ！急　　明細書第２２頁第１５行目から第１７行目ζ
かけて「この第４表において・・・完了するととヒ示す
。」とあるのを削除する。 （ハ）別紙の通シ明細書第２３頁を補正する。 （２）明細書第２４頁第７行目の「ラッチ３３」ヒある
のを「レジスタ３３」と補正する。 （ハ）明細書第２４頁第１２行目から第１５行目こかけ
て「加算器・・・で処理後、」とあるのを削押する。 （ハ）明細書第２４頁第１８行目のｒ　（Ｎ＋４）　Ｊ
ｌ：あるのをｒ　（Ｎ＋３）Ｊと補正する。 ■　明細書第２５頁第１３行目、第１４行目から第１５
行目にかけてと第１５行目の「累算器４４」とあるのを
「アキュムレータ４４」と補正する。 （２９）Ｆ３Ａ細書第２６頁第１８行目の「ラッチ」と
゛あるのを「レジスタ」と補正する。 （７）明細書第２７頁第２行目の「累算器」とあるのを
「アキュムレータ」と補正する。 Ｇυ　別紙の通う第１図を補正する。 ■　別紙の通シ第２図を補正する。 ７、添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （２）補正後の第１０頁を記載した書面　　１通（３）
補正後の第１１頁を記載した書面　　１通（４）補正後
の第２０頁を記載した書面　　１通（５）補正後の第２
３頁を記載した書面　　１通（６）補正後の第１図を記
載した書面　　　１通（７）補正後の第２図を記載した
書面　　　１通以上 補正後の特許請求の範囲 内蔵されたマイクロプログラムの７エツチ、デコードお
よびデータの読み出し、演算、演算結果書き込みを並列
パイプライン処理で実行するディジタル信号処理方式に
おいて、上記マイクロプログラムの内容に基づいて、そ
れぞれ独立に読み出しデータ用アドレスを生成する第１
ないし第３のアドレス生成器と、書き込みデータの書き
込み先およびアドレスを示す書き込みアドレス情報を生
成する第４のアドレス生成器と、それぞれ上記第１ない
し第３のアドレス生成器のアドレスにしたがってデータ
を読み出し上記第４のアドレス生成器のアドレス情報に
したがってデータを書き込む第１ないし第３のデータメ
モリと、上記第１のデータメモリのデータと上記第２の
データメモリのデータから成る第１のデータ対と上記第
３のデータメモリのデータと乗算器の出力データから成
る第２のデータ対のうち、上記マイクロプログラムの制
御によりいずれかのデータ対を第１のセレクタ群で選択
してその選択された対の二つのデータに対し算術論理演
算を行なう演算器と、上記第１のデータ対と上記第３の
データメモリのデータと上記演算器の出力データから成
る第３のデータ対のうち上記マイクロプログラムの制御
によりいずれかのデータ対を選択しその選択したデータ
対の二つのデータに対し上記乗算器に乗算を行なわせる
ために出力する第２のセレクタ群と、上記演算器の出力
と上記乗算器の出力のいづれかを選択しデータバスへ出
力して外部回路へデータの転送を行なう出力セレクタと
、この出力セレクタの出力と累算用の加算器に累算値と
を加算させるために出力するとともにこの加算器の加算
結果を累積保持しかつ出力を上記第１ないし第３のデー
タメモリへの書き込みデータとして転送するアキュムレ
ータとを備えたことを特徴とするディジタル信号処理方
式。 第１図

Claims (1)

【特許請求の範囲】
1. 　内蔵されたマイクロプログラムのフェッチ、デコード
   およびデータの読み出し、演算、演算結果書き込みを並
   列パイプライン処理で実行するディジタル信号処理方式
   において、上記マイクロプログラムの内容に基づいて、
   それぞれ独立に読み出しデータ用アドレスを生成する第
   １ないし第３のアドレス生成器と、書き込みデータの書
   き込み先およびアドレスを示す書き込みアドレス情報を
   生成する第４のアドレス生成器と、それぞれ上記第１な
   いし第３のアドレス生成器のアドレスにしたがってデー
   タを読み出し上記第４のアドレス生成器のアドレス情報
   にしたがってデータを書き込む第１ないし第３のデータ
   メモリと、上記第１のデータメモリのデータと上記第２
   のデータメモリのデータから成る第１のデータ対と上記
   第３のデータメモリのデータと乗算器の出力データから
   成る第２のデータ対のうち、上記マイクロプログラムの
   制御によりいずれかのデータ対を第１のセレクタ群で選
   択してその選択された対の二つのデータに対し算術論理
   演算を行なう演算器と、上記第１のデータ対と上記第３
   のデータメモリのデータと上記演算器の出力データから
   成る第３のデータ対のうち上記マイクロプログラムの制
   御によりいずれかのデータ対を選択しその選択したデー
   タ対の二つのデータに対し上記乗算器に乗算を行なわせ
   るために出力する第２のセレクタ群と、上記演算器の出
   力と上記乗算器の出力のいづれかを選択しデータバスへ
   出力して外部回路へデータの転送を行なう出力セレクタ
   と、この出力セレクタの出力と累算用の加算器に累算値
   とを加算させるために出力するとともにこの加算器の加
   算結果を累積保持しかつ出力を上記第１ないし第３のデ
   ータメモリへの書き込みデータとして転送する累算器と
   を備えたことを特徴とするディジタル信号処理方式。