JPH01235257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01235257A JPH01235257A JP6286488A JP6286488A JPH01235257A JP H01235257 A JPH01235257 A JP H01235257A JP 6286488 A JP6286488 A JP 6286488A JP 6286488 A JP6286488 A JP 6286488A JP H01235257 A JPH01235257 A JP H01235257A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、ランダム・アクセ
ス・メモリ(RAM)モジュールにおけるマザーチップ
用の半田バンプ形成技術において、電極の下地金属層(
以下、BLMという)形成方法に適用して有効な技術に
関する。
ス・メモリ(RAM)モジュールにおけるマザーチップ
用の半田バンプ形成技術において、電極の下地金属層(
以下、BLMという)形成方法に適用して有効な技術に
関する。
従来は、RAMモジュールにおけるマザーチップの導通
テストのために、電極間をまたいで半田連結バンプを形
成していた。この半田連結バンプは2個又は複数個の電
極間を1個の半田連結バンプで接合するため、後の加熱
工程により分離し、1個の電極上に1個の半田等からな
る半田バンプを形成している。
テストのために、電極間をまたいで半田連結バンプを形
成していた。この半田連結バンプは2個又は複数個の電
極間を1個の半田連結バンプで接合するため、後の加熱
工程により分離し、1個の電極上に1個の半田等からな
る半田バンプを形成している。
しかしながら、本発明者の検討によれば、前記従来の導
通テスト用電極形成技術では、前記加熱工程により分−
する際、半田バンプが均等に分離せず、半田バンプ形状
不良が多く発生するという問題があった。すなわち、半
田連結バンプを分離する際に、独立した半田バンプ形状
がばらつき、半田バンプ形状不良が発生する要因を持っ
ている。
通テスト用電極形成技術では、前記加熱工程により分−
する際、半田バンプが均等に分離せず、半田バンプ形状
不良が多く発生するという問題があった。すなわち、半
田連結バンプを分離する際に、独立した半田バンプ形状
がばらつき、半田バンプ形状不良が発生する要因を持っ
ている。
また、半田連結バンプの体積条件及び溶かして分離する
際の加熱条件を制御しないと、半田連結バンプが分離し
ないため、半田パンプショート不良を発生するという問
題があった。
際の加熱条件を制御しないと、半田連結バンプが分離し
ないため、半田パンプショート不良を発生するという問
題があった。
本発明の目的は、被拡散物体上に配設された複数の電極
又は端子間に配線を施し、該配線が不必要になった時、
熱処理によって前記配線を拡散させて除去する配線方法
を提供することにある。
又は端子間に配線を施し、該配線が不必要になった時、
熱処理によって前記配線を拡散させて除去する配線方法
を提供することにある。
本発明の他の目的は、複数の電極のBLMの上に半田パ
ンプを形成した半導体ウェハ状態において、前記半田パ
ンプのうち少なくとも2個の電極間をBLMの最上段の
金属層で電気的に接続した半導体ウェハを提供すること
にある。
ンプを形成した半導体ウェハ状態において、前記半田パ
ンプのうち少なくとも2個の電極間をBLMの最上段の
金属層で電気的に接続した半導体ウェハを提供すること
にある。
本発明の他の目的は、不良発生要因である半田連結バン
プを使用せずに、半導体チップの導通テストを行うこと
ができる技術を提供することにある。
プを使用せずに、半導体チップの導通テストを行うこと
ができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、被拡散物体上に配設された複数の電極又は端
子間に配線を施し、該配線が不必要になった時、熱処理
によって前記配線を拡散させて除去する配線方法である
。
子間に配線を施し、該配線が不必要になった時、熱処理
によって前記配線を拡散させて除去する配線方法である
。
また、半導体ウェハの半導体チップ上に配設された複数
の電極又は端子間に配線を施し、該配線を用いて半導体
チップの導通テストを行い、その後、熱処理によって前
記配線を拡散させて除去し、その後、熱処理によって前
記電極の上に電気的に半田バンプを形成する半導体装置
の製造方法である。
の電極又は端子間に配線を施し、該配線を用いて半導体
チップの導通テストを行い、その後、熱処理によって前
記配線を拡散させて除去し、その後、熱処理によって前
記電極の上に電気的に半田バンプを形成する半導体装置
の製造方法である。
また、複数の電極のBLMの上に半田バンプを形成した
半導体ウェハ状態において、前記半田パンプのうち少な
くとも2個の電極間をBLMの最上段の金属層で電気的
に接続した半導体ウェハである。
半導体ウェハ状態において、前記半田パンプのうち少な
くとも2個の電極間をBLMの最上段の金属層で電気的
に接続した半導体ウェハである。
(作用〕
前述の手段によれば、前記半田バンプのうち少なくとも
2個の電極間をBLMの最上段の金属層で電気的に接続
した半導体ウェハであるので、半導体チップ内の導通テ
ストを行うことができる。
2個の電極間をBLMの最上段の金属層で電気的に接続
した半導体ウェハであるので、半導体チップ内の導通テ
ストを行うことができる。
そして、前記半導体チップ内の導通テストを行った後、
熱処理によって前記不必要な金属層(配線)を半田バン
プ中に拡散させて除去し、その後熱処理によって半田バ
ンプを電極上に電気的に独立して形成するのセ、半田バ
ンプの形状ばらつきを低減することができる。
熱処理によって前記不必要な金属層(配線)を半田バン
プ中に拡散させて除去し、その後熱処理によって半田バ
ンプを電極上に電気的に独立して形成するのセ、半田バ
ンプの形状ばらつきを低減することができる。
(発明の実施例〕
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第1図乃至第3図は、本発明の一実施例の半導体装置の
製造方法の原理を説明するための各工程の断面図である
。
製造方法の原理を説明するための各工程の断面図である
。
本実施例の半導体装置の製造方法は、第1図に示すよう
に1例えば半導体ウェハ5oの主面上に設けられている
例えばアルミニウムからなる配線54の上に作成された
2個の電極のそれぞれの上に、既存の技術により、下地
金属層(以下、BLMという)53が形成される0次に
、それぞれの電極のBLMS3の上面及び両者のBLM
53の間に、例えば金(Au)、銅(Cu)等からなる
導電性金属膜52が形成され、2個の電極間が電気的に
接続される。
に1例えば半導体ウェハ5oの主面上に設けられている
例えばアルミニウムからなる配線54の上に作成された
2個の電極のそれぞれの上に、既存の技術により、下地
金属層(以下、BLMという)53が形成される0次に
、それぞれの電極のBLMS3の上面及び両者のBLM
53の間に、例えば金(Au)、銅(Cu)等からなる
導電性金属膜52が形成され、2個の電極間が電気的に
接続される。
その後、前記導電性金属膜52の電極に該当する部分の
上に独立した半田パンプ51が形成される。
上に独立した半田パンプ51が形成される。
この状態で、半導体ウェハ50上のLsiチップの導通
テストが行われる。
テストが行われる。
次に、半導体ウェハ50上のLsiチップの導通テスト
が行われた後、熱処理により前記導電性金属膜52が半
田パンプ51の中に拡散され、第2図に示すように、各
電極のBLM53の間の前記導電性金属膜52が切断さ
れる。その後、第3図に示すように、熱処理により前記
半田パンプ51が電極のBLM53上に電気的に独立さ
れた球状電極56に形成されると共に、前記導電性金属
膜52の半田パンプ51の中に拡散されなかった部分5
5が分離される。
が行われた後、熱処理により前記導電性金属膜52が半
田パンプ51の中に拡散され、第2図に示すように、各
電極のBLM53の間の前記導電性金属膜52が切断さ
れる。その後、第3図に示すように、熱処理により前記
半田パンプ51が電極のBLM53上に電気的に独立さ
れた球状電極56に形成されると共に、前記導電性金属
膜52の半田パンプ51の中に拡散されなかった部分5
5が分離される。
このようにすることにより、半田バンプ51の球状電極
56が均一に形成されるので、半田パンプ51の球状電
極56のばらつきを低減することができる。
56が均一に形成されるので、半田パンプ51の球状電
極56のばらつきを低減することができる。
これにより、半田連結バンプを使用することなく、Ls
iチップの導通テストが可能となるため、半田連結バン
プに伴う半田バンプ形状不良及び半田パンプショート不
良を低減することができる。
iチップの導通テストが可能となるため、半田連結バン
プに伴う半田バンプ形状不良及び半田パンプショート不
良を低減することができる。
次に、前記原理に基づいてなされた本発明の一実施例の
半導体装置の半田バンプ部分の概略構成について説明す
る。
半導体装置の半田バンプ部分の概略構成について説明す
る。
第4図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図。
部分の断面図。
第5図は、第4図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第6図は、第5図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第7図は、第6図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第8図は、第7図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
におけるレイアウトを示した平面図、第6図は、第5図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第7図は、第6図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第8図は、第7図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
第4図において、1はp−型単結晶シリコンからなる半
導体チップであり、2はP型チャネルストッパ領域、3
はフィールド絶縁膜である。半導体チップ1の主面には
、例えばバイポーラトランジスタ4が形成しである。こ
のバイポーラトランジスタ4は、ゴ型埋込み層5、ゴ型
コレクタ領域6、p型ベース領域7、d型エミッタ領域
8、n°型コレクタ引出し領域9とで構成しである。半
導体チップ1上には、第1層目のアルミニウム配線1o
、例えば酸化シリコン膜からなる第1層目のパッシベー
ション膜11、第2層目のアルミニウム配線13、例え
ばリンシリケートガラス(PSG)膜からなる第2層目
のパッシベーション膜14、第3層目のアルミニウム配
線16、例えばPSG膜からなる第3層目のパッシベー
ション膜17、第4層目のアルミニウム配線19、最上
層のパッシベーション膜を構成する窒化シリコン膜20
とこの上の酸化シリコン膜21が形成しである。24は
アルミニウム配線1゜をベースフ、エミッタ8あるいは
コレクタ引出し領域9に接続するための接続孔、12は
アルミニウム配線13をアルミニウム配線10に接続す
るための接続孔、15はアルミニウム配線1Bをアルミ
ニウム配線13に接続するための接続孔、18はアルミ
ニウム配線19をアルミニウム配線16に接続するため
の接続孔である。最上層のパッシベーション膜20゜2
1は、アルミニウム配線19の上の部分が選択的に除去
されて開口22どなっている。そして、アルミニウム配
線19の開口22から露出している部分及び開口22の
側壁を成す窒化シリコン膜20と酸化シリコン膜21の
側面さらに酸化シリコン膜21の開口22の周辺にBL
M25が設けである。このBLM25を介して1例えば
半田からなる半田バンプ23をアルミニウム配線19に
接続している。
導体チップであり、2はP型チャネルストッパ領域、3
はフィールド絶縁膜である。半導体チップ1の主面には
、例えばバイポーラトランジスタ4が形成しである。こ
のバイポーラトランジスタ4は、ゴ型埋込み層5、ゴ型
コレクタ領域6、p型ベース領域7、d型エミッタ領域
8、n°型コレクタ引出し領域9とで構成しである。半
導体チップ1上には、第1層目のアルミニウム配線1o
、例えば酸化シリコン膜からなる第1層目のパッシベー
ション膜11、第2層目のアルミニウム配線13、例え
ばリンシリケートガラス(PSG)膜からなる第2層目
のパッシベーション膜14、第3層目のアルミニウム配
線16、例えばPSG膜からなる第3層目のパッシベー
ション膜17、第4層目のアルミニウム配線19、最上
層のパッシベーション膜を構成する窒化シリコン膜20
とこの上の酸化シリコン膜21が形成しである。24は
アルミニウム配線1゜をベースフ、エミッタ8あるいは
コレクタ引出し領域9に接続するための接続孔、12は
アルミニウム配線13をアルミニウム配線10に接続す
るための接続孔、15はアルミニウム配線1Bをアルミ
ニウム配線13に接続するための接続孔、18はアルミ
ニウム配線19をアルミニウム配線16に接続するため
の接続孔である。最上層のパッシベーション膜20゜2
1は、アルミニウム配線19の上の部分が選択的に除去
されて開口22どなっている。そして、アルミニウム配
線19の開口22から露出している部分及び開口22の
側壁を成す窒化シリコン膜20と酸化シリコン膜21の
側面さらに酸化シリコン膜21の開口22の周辺にBL
M25が設けである。このBLM25を介して1例えば
半田からなる半田バンプ23をアルミニウム配線19に
接続している。
前記BLM25は、Cr膜25Aの上にCuとSnの合
金膜25Bを積層した2層膜がらなっている。
金膜25Bを積層した2層膜がらなっている。
Cr膜25Aの膜厚は1200人程度1あり、合金膜2
5Bの膜厚は6000人程度1ある。
5Bの膜厚は6000人程度1ある。
前記半田バンプ23は、第5図に示したようなレイアウ
トで半導体チップ1上に配置されている。
トで半導体チップ1上に配置されている。
この半導体チップ1は、第6図に示すように、チップキ
ャリア型パッケージ100の中に収納される。
ャリア型パッケージ100の中に収納される。
第6図において、100はチップキャリア型パッケージ
(以下、単にパッケージという)である、半導体チップ
1の半田パンプ23は、パッケージ100の例えばアル
ミナ(A Q z Oa)又はムライト(3AQ20.
・2 S i O,)等からなるチップキャリア101
上の配線に接続されている。また、半導体チップ1の裏
面は例えば半田からなる接着材(ろう材)103を介し
て、パッケージ100の例えばアルミナイドライド等か
らなるキャップ102に取り付けられている。キャップ
102の周辺部は、例えば半田からなる封止接着材(ろ
う材)104を介してチップキャリア101に取り付け
られている。105は例えば半田からなる半田バンプで
ある。このパッケージ100は、第7図に示すように、
マルチチップモジュール200の中に複数個設けられる
。パッケージ100は、MエバA5’l’ ト(3A
Q、O,” 2 S i O,)カらなるモジュール基
板(セラミック基板)201の上に複数個搭載されてお
り、またパッケージ100の上面は、くし歯型下部放熱
部材203とこれに嵌合するくし歯型上部放熱部材20
4を介して冷却ブロック202により冷却されている。
(以下、単にパッケージという)である、半導体チップ
1の半田パンプ23は、パッケージ100の例えばアル
ミナ(A Q z Oa)又はムライト(3AQ20.
・2 S i O,)等からなるチップキャリア101
上の配線に接続されている。また、半導体チップ1の裏
面は例えば半田からなる接着材(ろう材)103を介し
て、パッケージ100の例えばアルミナイドライド等か
らなるキャップ102に取り付けられている。キャップ
102の周辺部は、例えば半田からなる封止接着材(ろ
う材)104を介してチップキャリア101に取り付け
られている。105は例えば半田からなる半田バンプで
ある。このパッケージ100は、第7図に示すように、
マルチチップモジュール200の中に複数個設けられる
。パッケージ100は、MエバA5’l’ ト(3A
Q、O,” 2 S i O,)カらなるモジュール基
板(セラミック基板)201の上に複数個搭載されてお
り、またパッケージ100の上面は、くし歯型下部放熱
部材203とこれに嵌合するくし歯型上部放熱部材20
4を介して冷却ブロック202により冷却されている。
冷却ブロック202は例えば銅(Cu)とタングステン
(W)の合金からなり、くし歯型下部放熱部材203及
びくし歯型上部放熱部材204は例えば銅(Cu)から
なっている。
(W)の合金からなり、くし歯型下部放熱部材203及
びくし歯型上部放熱部材204は例えば銅(Cu)から
なっている。
205は冷却ブロック202に設けられている流路であ
り、この中を冷却水206が流れるようになっている。
り、この中を冷却水206が流れるようになっている。
冷却ブロック202の側部は1例えば半田からなる封止
接着材(ろう材)207によってモジュール基板201
に取り付けられている。208はモジュール基板201
に設けられた入出力ピンである。このマルチチップモジ
ュール200は、第8図に示したように、多層プリント
基板300上に多数実装される。
接着材(ろう材)207によってモジュール基板201
に取り付けられている。208はモジュール基板201
に設けられた入出力ピンである。このマルチチップモジ
ュール200は、第8図に示したように、多層プリント
基板300上に多数実装される。
マルチチップモジュール200の多層プリント基板30
0上への実装は、前記入出力ピン208を多層プリント
基板300の穴(図示していない)に差し込むことによ
り行なう、301は冷却パイプであり、この冷却パイプ
301から前記冷却ブロック202の流路205に前記
冷却水206を流すことができるようになっている。
0上への実装は、前記入出力ピン208を多層プリント
基板300の穴(図示していない)に差し込むことによ
り行なう、301は冷却パイプであり、この冷却パイプ
301から前記冷却ブロック202の流路205に前記
冷却水206を流すことができるようになっている。
次に、前記半導体装置のBLM25の最上段の金属層ま
での形成方法を説明する。
での形成方法を説明する。
第9図乃至第##図は、前記第4図に示す半導体装置の
製造工程の各工程における断面図である。
製造工程の各工程における断面図である。
本実施例の半導体装置の製造方法は、まず、第9図に示
すように、p−型半導体チップlにp型チャネルストッ
パ領域2、フィールド絶縁膜3、n。
すように、p−型半導体チップlにp型チャネルストッ
パ領域2、フィールド絶縁膜3、n。
型埋込み層5、n−型コレクタ領域6、p型ベース領域
フ、ゴ型エミッタ領域8、ゴ型コレクタ引出し領域9を
それぞれ形成する。さらに、接続孔24、第1層目のア
ルミニウム配線10、第1層目のパッシベーション膜(
例えば酸化シリコン膜)11、接続孔12、第2層目の
アルミニウム配線13、第2層目のパッシベーション膜
(例えばPSG膜)14、接続孔15、第3層目のアル
ミニウム配線16、第3層目のパッシベーション膜(例
えば酸化シリコン膜)17、接続孔18、第4層目のア
ルミニウム配線19を形成する。そして、このアルミニ
ウム配線19を覆うように、例えばプラズマCVDによ
って窒化シリコン膜20を形成し、この上にさらに例え
ばプラズマCVDによって酸化シリコン膜21を形成す
る0次に、第10図に示すように、酸化シリコン膜21
の上にレジスト膜40を形成し、これの半田バンプ23
が形成される部分に対応した部分を除去して開口41を
形成する0次に、レジスト膜40の開口41から露出し
ている部分の酸化シリコン膜21をウェットエツチング
によって除去し、この後、前記開口41および酸化シリ
コン膜21から露出した部分の窒化シリコン膜20をド
ライエツチングで除去して開口22を形成する。この開
口22を形成した後、レジスト膜40を除去する。開口
22からは配線19が露出する0次に、第11図に示す
ように、酸化シリコン膜21上の全面および露出してい
る配線19の上に。
フ、ゴ型エミッタ領域8、ゴ型コレクタ引出し領域9を
それぞれ形成する。さらに、接続孔24、第1層目のア
ルミニウム配線10、第1層目のパッシベーション膜(
例えば酸化シリコン膜)11、接続孔12、第2層目の
アルミニウム配線13、第2層目のパッシベーション膜
(例えばPSG膜)14、接続孔15、第3層目のアル
ミニウム配線16、第3層目のパッシベーション膜(例
えば酸化シリコン膜)17、接続孔18、第4層目のア
ルミニウム配線19を形成する。そして、このアルミニ
ウム配線19を覆うように、例えばプラズマCVDによ
って窒化シリコン膜20を形成し、この上にさらに例え
ばプラズマCVDによって酸化シリコン膜21を形成す
る0次に、第10図に示すように、酸化シリコン膜21
の上にレジスト膜40を形成し、これの半田バンプ23
が形成される部分に対応した部分を除去して開口41を
形成する0次に、レジスト膜40の開口41から露出し
ている部分の酸化シリコン膜21をウェットエツチング
によって除去し、この後、前記開口41および酸化シリ
コン膜21から露出した部分の窒化シリコン膜20をド
ライエツチングで除去して開口22を形成する。この開
口22を形成した後、レジスト膜40を除去する。開口
22からは配線19が露出する0次に、第11図に示す
ように、酸化シリコン膜21上の全面および露出してい
る配線19の上に。
下から順に例えば蒸着でCr膜25A、Cu膜25Bを
積層するe Cr膜25Aの膜厚は1200人程度1C
u膜25Bの膜厚は6000人程度1ある。
積層するe Cr膜25Aの膜厚は1200人程度1C
u膜25Bの膜厚は6000人程度1ある。
次に、第12図に示すように、Cu膜25Bの半田バン
プ23が形成される部分の上にレジスト膜42を形成す
る0次に、Cu膜25Bのレジスト膜42から露出して
いる部分を例えばヨウ素とヨウ化アンモニウムの混合液
(I、+NH,I)で異方性エツチングでエツチングす
る0次に、同一のレジスト膜42をマスクとして、Cr
膜25Aのレジスト膜42より外側の部分を異方性エツ
チング(エツチングガスとしては例えばCF、+O,)
でエツチングする。
プ23が形成される部分の上にレジスト膜42を形成す
る0次に、Cu膜25Bのレジスト膜42から露出して
いる部分を例えばヨウ素とヨウ化アンモニウムの混合液
(I、+NH,I)で異方性エツチングでエツチングす
る0次に、同一のレジスト膜42をマスクとして、Cr
膜25Aのレジスト膜42より外側の部分を異方性エツ
チング(エツチングガスとしては例えばCF、+O,)
でエツチングする。
Cr膜25Aをエツチングした後、レジスト膜42を除
去する。
去する。
次に、第13図に示すように、それぞれの電極のCu膜
25B(第1図のBLM53)の上面及び両者のCu膜
25B (B L M2S)の間の上面に、例えば膜厚
1000人程度1Au膜(第1図の導電性金属膜)52
を例えば蒸着で形成して複数個の電極間を電気的に接続
する。
25B(第1図のBLM53)の上面及び両者のCu膜
25B (B L M2S)の間の上面に、例えば膜厚
1000人程度1Au膜(第1図の導電性金属膜)52
を例えば蒸着で形成して複数個の電極間を電気的に接続
する。
次に、第14図に示すように、酸化シリコン膜21及び
Cu膜25B、Cr膜25Aの上の全面にレジスト膜4
3を形成し、この後、Au膜52.Cu膜25B、Cr
膜2SAの上に開口44を形成する0次に、第15図に
示すように、Cu膜25B、Cr膜25Aの上及びレジ
スト膜44の上に例えば蒸着でPb23Aを形成し、続
いてPb23Aの表面に5n23Bを形成する。この後
、レジスト膜44を洗い流すことによってその上のPb
23A及び5n23Bを取り除く(いわゆるリフトオフ
)、この状態で、ウェハ上のLsiチップの導通テスト
を行う。
Cu膜25B、Cr膜25Aの上の全面にレジスト膜4
3を形成し、この後、Au膜52.Cu膜25B、Cr
膜2SAの上に開口44を形成する0次に、第15図に
示すように、Cu膜25B、Cr膜25Aの上及びレジ
スト膜44の上に例えば蒸着でPb23Aを形成し、続
いてPb23Aの表面に5n23Bを形成する。この後
、レジスト膜44を洗い流すことによってその上のPb
23A及び5n23Bを取り除く(いわゆるリフトオフ
)、この状態で、ウェハ上のLsiチップの導通テスト
を行う。
次に、所定の温度で熱処理を行ってPb23Aと5n2
3Bを合金化させて、第3図に示すようなほぼ球状の半
田バンプ51を形成すると共に、拡散されない部分55
の島が形成される。この合金化のときに前記5n23B
がCu膜25Bと合金化してCu膜25Bは、CuとS
nの合金膜25Bとなる。また、前記Au膜52は半田
バンプ23の中に拡散するので、BLM25としては、
Cr膜25Aと合金膜25Bが残る。なお、Cr膜25
Aとバンプ(半田)23は、ぬれ性が悪いのでCr膜2
5Aの上にバンプ23が載ることはない。
3Bを合金化させて、第3図に示すようなほぼ球状の半
田バンプ51を形成すると共に、拡散されない部分55
の島が形成される。この合金化のときに前記5n23B
がCu膜25Bと合金化してCu膜25Bは、CuとS
nの合金膜25Bとなる。また、前記Au膜52は半田
バンプ23の中に拡散するので、BLM25としては、
Cr膜25Aと合金膜25Bが残る。なお、Cr膜25
Aとバンプ(半田)23は、ぬれ性が悪いのでCr膜2
5Aの上にバンプ23が載ることはない。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半田バンプのうち少なくとも2個の電極間をBLMの最
上段の金属層で電気的に接続した半導体ウェハであるの
で、半導体チップ内の導通テストを行うことができる。
上段の金属層で電気的に接続した半導体ウェハであるの
で、半導体チップ内の導通テストを行うことができる。
そして、前記半導体チップ内の導通テストを行った後、
熱処理によって前記不必要な金属層(配線)を拡散させ
て除去し、その後熱処理によって半田バンプを電極上に
電気的に独立して形成するので、半田バンプの形状ばら
つきを低減することができる。
熱処理によって前記不必要な金属層(配線)を拡散させ
て除去し、その後熱処理によって半田バンプを電極上に
電気的に独立して形成するので、半田バンプの形状ばら
つきを低減することができる。
第1図乃至第3図は、本発明の一実施例の半導体装置の
製造方法の原理を説明するための各工程の断面図、 第4図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図、 第5図は、第4図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第6図は、第5図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図。 第7図は、第6図に示したキャリア型パッケージを複数
個収納したマルチチップモジュールの断面図、 第8図は、第7図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、lり 第9図乃至第W図は、前記第4図に示す半導体装置の製
造工程の各工程における断面図である。 図中、51・・・半田バンプ、52・・・導電性金属膜
、53・・・BLM、54・・・配線、55・・・導電
性金属膜の拡散されなかった部分、56・・・球状電極
である。 第1図
製造方法の原理を説明するための各工程の断面図、 第4図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図、 第5図は、第4図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第6図は、第5図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図。 第7図は、第6図に示したキャリア型パッケージを複数
個収納したマルチチップモジュールの断面図、 第8図は、第7図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、lり 第9図乃至第W図は、前記第4図に示す半導体装置の製
造工程の各工程における断面図である。 図中、51・・・半田バンプ、52・・・導電性金属膜
、53・・・BLM、54・・・配線、55・・・導電
性金属膜の拡散されなかった部分、56・・・球状電極
である。 第1図
Claims (1)
- 【特許請求の範囲】 1、被拡散物体上に配設された複数の電極又は端子間に
配線を施し、該配線が不必要になった時、熱処理によっ
て前記配線を拡散させて除去することを特徴とする配線
方法。 2、半導体ウェハの半導体チップ上に配設された複数の
電極又は端子間に配線を施し、該配線を用いて半導体チ
ップの導通テストを行い、その後、熱処理によって前記
配線を拡散させて除去すると共に、前記電極の上に電気
的に独立した半田バンプを形成することを特徴とする半
導体装置の製造方法。 3、複数の電極の下地金属層の上に半田バンプを形成し
た半導体ウェハ状態において、前記半田バンプのうち少
なくとも2個の電極の下地金属層間を各下地金属層の最
上段の金属層で電気的に接続したことを特徴とする半導
体ウェハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6286488A JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6286488A JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01235257A true JPH01235257A (ja) | 1989-09-20 |
Family
ID=13212586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6286488A Pending JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01235257A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
-
1988
- 1988-03-15 JP JP6286488A patent/JPH01235257A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
JP4685834B2 (ja) * | 1997-10-08 | 2011-05-18 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | 集積回路デバイス |
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