JPH01233732A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体装置の改良に関し、特に、樹脂封止された半導体
装置の改良に関し、
半導体装置チップのグランド電位を常時安定に保持する
ことによって信号電圧が確実に作動し、また、高速変化
信号が入力される場合にも、信号線間にクロストークが
発生せず、さらに半導体装置チップの電源電圧を常時安
定に保持することによって信号電圧がより確実に作動し
、また、電源線からのノイズ障害を受けないように改良
された樹脂封止された半導体装置を提供することを目的
とし、
グランド用ピンと接続された第１導を層と、該第１導電
層上に接着された第１絶縁物層と、該第１絶縁物層上に
接着された電源用ピンと信号用ピンとをなす第２導電層
とよりなる積層体上に半導体装置チップが搭載され、該
半導体装置チップのパッドの各々は、前記グランド用ピ
ンと接続された第１導電層と、前記第２導電層の電源用
および信号用ピンとにボンディングされ、前記半導体装
置チップと、前記第１導電層と、前記第１絶縁物層と、
前記第２導電層とが樹脂封止されるか、電源用ピンと接
続された第３導電層と、該第３導電体層上に接着された
第２絶縁物層と、該第２絶縁物層上に接着されたグラン
ド用ピンと接続された第４導電層と、該第４導電層上に
接着された第３絶縁物層と、該第３絶縁物層上に接着さ
れた信号用ピンをなす第５導電層とよりなる積層体上に
半導体装置チップが搭載され、該半導体装置チップのパ
ッドの各々は、電源用ピンと接続された第３導電層と、
前記グランド用ピンと接続された第４導電層と、前記第
５導電層の信号用ピンとにボンディングされ、前記半導
体装置チップと、前記第３導電層と、前記第２絶縁物層
と、前記第４導電層と、前記第３絶縁物層と、前記第５
導を層とが樹脂封止されるか、またはグランド用ピンと
接続され、半導体装置チップ搭載領域に開口を有する第
６導電層と、該第６導電層と隔離し、該第６導電層と対
向して設けられ、半導体装置チップ搭載領域に凹部が形
成されてなるステージと、該ステージの凹部に搭載され
た半導体装置チップのパッドの各々は、前記グランド用
ピンと接続されてなる第６導電層と、前記その他のピン
とにボンディングされ、前記半導体装置チップと、前記
第６導電層と、前記ステージと、グランド用を除くその
他のピンとが樹脂封止されるよう構成する。[Detailed Description of the Invention] [Summary] Regarding the improvement of semiconductor devices, particularly regarding the improvement of resin-sealed semiconductor devices, the present invention relates to the improvement of semiconductor devices sealed with resin, so that a signal voltage can be operated reliably by keeping the ground potential of a semiconductor device chip stable at all times. In addition, even when fast-changing signals are input, crosstalk does not occur between signal lines, and by keeping the power supply voltage of the semiconductor device chip stable at all times, the signal voltage operates more reliably. The purpose of this invention is to provide an improved resin-sealed semiconductor device that is not affected by noise interference from a power supply line, and includes a first conductive layer connected to a ground pin and a first conductive layer on the first conductive layer. A semiconductor device chip is mounted on a laminate including a bonded first insulating layer and a second conductive layer bonded on the first insulating layer and forming power supply pins and signal pins, and the semiconductor device Each of the pads of the chip is bonded to the first conductive layer connected to the ground pin and the power supply and signal pins of the second conductive layer, and the semiconductor device chip, the first conductive layer, and the a first insulating layer;
a third conductive layer in which the second conductive layer is sealed with a resin or connected to a power supply pin; a second insulating layer adhered on the third conductive layer; and the second insulating layer. a fourth conductive layer connected to a ground pin adhered thereon; a third insulating layer adhered to the fourth conductive layer; and a signal pin adhered to the third insulating layer. A semiconductor device chip is mounted on a laminate including a fifth conductive layer, and each pad of the semiconductor device chip has a third conductive layer connected to a power supply pin;
A fourth conductive layer connected to the ground pin and a signal pin of the fifth conductive layer are bonded to the semiconductor device chip, the third conductive layer, the second insulating layer, and the fourth conductive layer. a conductive layer, the third insulating layer, and the fifth
a sixth conductive layer which is sealed with a resin or connected to a grounding pin and has an opening in the semiconductor device chip mounting area, and is isolated from the sixth conductive layer and faces the sixth conductive layer; a stage provided with a recess formed in the semiconductor device chip mounting area; and a pad of the semiconductor device chip mounted in the recess of the stage, each of which is connected to a sixth conductive layer connected to the ground pin; , and the other pins, and the semiconductor device chip, the sixth conductive layer, the stage, and the other pins except for the ground are sealed with resin.
本発明は、半導体装置の改良に関する。特に、樹脂封止
された半導体装置の改良に関する。The present invention relates to improvements in semiconductor devices. In particular, it relates to improvements in resin-sealed semiconductor devices.
従来技術に係る樹脂封止された半導体装置は、半導体装
置チップを搭載するステージと、半導体装置チップのパ
ッドとポジディングされるピンとを有するリードフレー
ムを使用し、半導体装置チップをこのリードフレームの
ステージ上に搭載し、半導体装置チップのパッドの各々
と、リードフレームのピンとをボンディングした後、ス
テージに載置された半導体装置チップとピンとの組み合
わせを金型に入れて樹脂封止して形成される。A resin-sealed semiconductor device according to the prior art uses a lead frame having a stage on which a semiconductor device chip is mounted and pins that are positive with pads of the semiconductor device chip, and the semiconductor device chip is mounted on the stage of this lead frame. After each pad of the semiconductor device chip is mounted on the stage and the pins of the lead frame are bonded, the combination of the semiconductor device chip and pins mounted on the stage is placed in a mold and sealed with resin. .
このようにして形成されたモールドパッケージ型半導体
装置の信号用と、電源用と、グランド用とのピンは、そ
れぞれ同一平面上に隣接して配設されている。The signal, power supply, and ground pins of the molded package semiconductor device thus formed are arranged adjacent to each other on the same plane.
樹脂封止された半導体装置チップに入力される信号電圧
が、有効に動作するためには、半導体装置チップのグラ
ンド電位が変動することなく、常時安定に保持されるこ
とが必要である。In order for the signal voltage input to the resin-sealed semiconductor device chip to operate effectively, the ground potential of the semiconductor device chip must be kept stable at all times without fluctuation.
従来技術に係る樹脂封止された半導体装置チップにおい
ては、ピンから半導体装置チップまでのグランド線のイ
ンダクタンスが大きく、半導体装置チップに信号電流が
流れた時に、グランド線に無視できない電圧降下が発生
し、半導体装置チップのグランド電位が上昇し、その結
果人力された信号電圧とグランド電位との電位差が減少
し、信号電圧が有効に動作しないことがある。また、ピ
ンから半導体装置チップまでの電源線のインダクタンス
も大きく、信号電流が流れた時に半導体装置チップに入
力される電流電圧が降下し、前記接地線の場合と同様に
、信号電圧が有効に動作しないことがある。さらに、高
速に変化する信号が入力される場合には、隣接する信号
線間に高周波電Ｍ１７８導によるクロストークが発生す
ることがあり、また、電源用ピンが信号用ピンと隣接し
て設けられているので、電源線のノイズが信号線に誘導
されることもある。In the conventional resin-sealed semiconductor device chip, the inductance of the ground line from the pin to the semiconductor device chip is large, and when a signal current flows through the semiconductor device chip, a non-negligible voltage drop occurs in the ground line. , the ground potential of the semiconductor device chip increases, and as a result, the potential difference between the manually applied signal voltage and the ground potential decreases, and the signal voltage may not operate effectively. In addition, the inductance of the power supply line from the pin to the semiconductor device chip is also large, and when the signal current flows, the current voltage input to the semiconductor device chip drops, and as in the case of the ground line, the signal voltage does not operate effectively. There are things I don't do. Furthermore, when a signal that changes rapidly is input, crosstalk due to high-frequency electric M178 conductor may occur between adjacent signal lines. Therefore, noise from the power supply line may be induced into the signal line.
本発明の目的は、これらの欠点を解消することにあり、
第１の目的は、半導体装置チップのグランド電位を常時
安定に保持することによって信号電圧が確実に作動し、
また、高速変化信号が入力される場合にも、信号線間に
クロストークが発生しない樹脂封止された半導体装置を
提供することにあり、
第２の目的は、第１の目的に加えて、半導体装置チップ
の電源電圧を常時安定に保持することによって信号電圧
がより確実に作動し、また、電源線からのノイズ障害を
受けない樹脂封止された半導体装置を提供することにあ
る。The purpose of the present invention is to eliminate these drawbacks,
The first purpose is to ensure that the signal voltage operates reliably by keeping the ground potential of the semiconductor device chip stable at all times.
Another object of the present invention is to provide a resin-sealed semiconductor device in which crosstalk does not occur between signal lines even when a high-speed changing signal is input. It is an object of the present invention to provide a resin-sealed semiconductor device in which a signal voltage operates more reliably by keeping the power supply voltage of a semiconductor device chip stable at all times, and which is not affected by noise interference from a power supply line.
上記の第１の目的は、グランド用ピン（１２）と接続さ
れた第１導電層（１）と、該第１導電層（１）上に接着
された第１絶縁物層（２）と、該第１絶縁物層（２）上
に接着された電源用ピンと信号用ピン（３２）とをなす
第２導電層（３）とよりなる積層体上に半導体装置チッ
プ（９）が搭載され、該半導体装置チップ（９）のパッ
ドの各々は、前記グランド用ピン（１２）と接続された
第１導電層（１）と、前記第２導電層（３）の電源用お
よび信号用ピン（３２）とにボンディングされ、前記半
導体装置チップ（９）と、前記第１導電層（１）と、前
記第１絶縁物層（２）と、前記第２導電層（３）とが樹
脂封止されるか、グランド用ピン（１０３）と接続され
、半導体装置チップ搭載＄１域に開口（１０２）を有す
る第６導電層（１００）と、該第６導電Ｊｉ （１００
）と隔離し、該第６導電１１ｉ （１００）と対向して
設けられ、半導体装置チップ搭載頭載に凹部が形成され
てなるステージ（１１２）と、該ステージ（１１２）の
凹部に搭載された半導体装置チップ（９）のパッドの各
々は、前記グランド用ピン（１０３）と接続されてなる
第６導電層（１００）と、前記その他のピン（１１３）
とにボンディングされ、前記半導体装置チップ（９）と
、前記第６導電層（１００）と、前記ステージ（１１２
）と、グランド用を除くその他のピン（１１３）とが樹
脂封止されるかによって達成され、上記の第２の目的は
、電源用ピン（４２）と接続された第３導電層（４）と
、該第３導電体層（４）上に接着された第２絶縁物層（
５）と、該第２絶縁物層（５）上に接着されたグランド
用ピン（６２）と接続された第４導電層（６）と、該第
４導電層（６）上に接着された第３絶縁物層（７）と、
該第３絶縁物層（７）上に接着された信号用ピン（８２
）をなす第５導電層（８）とよりなる積層体上に半導体
装置チップ（９）が搭載され、°該半導体装置チップ（
９）のパッドの各々は、電源用ピン（４２）と接続され
た第３導電層（４）と、前記グランド用ピン（６２）と
接続された第４導電層（６）と、前記第５導電Ｊ！Ｉ（
８）の信号用ピン（８２）とにボンディングされ、前記
半導体装置チップ（９）と、前記第３導電層（４）と、
前記第２絶縁物層（５）と、前記第４導電層（６）と、
前記第３絶縁物層（７）と、前記第５導電層（８）とが
樹脂封止されることによって達成される。The first purpose is to provide a first conductive layer (1) connected to a ground pin (12), a first insulating layer (2) bonded on the first conductive layer (1), A semiconductor device chip (9) is mounted on a laminate consisting of a second conductive layer (3) forming a power pin and a signal pin (32) bonded on the first insulating layer (2), Each of the pads of the semiconductor device chip (9) has a first conductive layer (1) connected to the ground pin (12), and a power supply and signal pin (32) of the second conductive layer (3). ), and the semiconductor device chip (9), the first conductive layer (1), the first insulating layer (2), and the second conductive layer (3) are sealed with a resin. or a sixth conductive layer (100) connected to a ground pin (103) and having an opening (102) in the semiconductor device chip mounting area;
), a stage (112) is provided facing the sixth conductor 11i (100), and has a recess formed in the semiconductor device chip mounting head; Each of the pads of the semiconductor device chip (9) has a sixth conductive layer (100) connected to the ground pin (103) and the other pin (113).
bonded to the semiconductor device chip (9), the sixth conductive layer (100), and the stage (112).
) and the other pins (113) except for the ground are sealed with resin, and the above second purpose is achieved by sealing the third conductive layer (4) connected with the power pin (42). and a second insulating layer (
5), a fourth conductive layer (6) connected to the grounding pin (62) bonded on the second insulating layer (5), and a fourth conductive layer (6) bonded on the fourth conductive layer (6). a third insulating layer (7);
A signal pin (82) bonded on the third insulating layer (7)
A semiconductor device chip (9) is mounted on a laminate including a fifth conductive layer (8) forming a semiconductor device chip (
Each of the pads 9) includes a third conductive layer (4) connected to the power pin (42), a fourth conductive layer (6) connected to the ground pin (62), and a fourth conductive layer (6) connected to the ground pin (62). Conductive J! I(
8), the semiconductor device chip (9) and the third conductive layer (4);
the second insulating layer (5), the fourth conductive layer (6),
This is achieved by sealing the third insulating layer (7) and the fifth conductive layer (8) with resin.
本発明に係る樹脂封止された半導体装置においては、グ
ランド用ピンがモールドパッケージの平面積とほぼ同じ
平面積を有する大きな導電層と接続されており、半導体
装置チップのグランド用パッドが、この大きな面積を有
する導電層を介してグランド用ピンと接続されるので、
グランド線のインダクタンスが極めて小さくなる。した
がって、グランド線に信号電流が流れても、グランド線
における電圧降下が少なく、半導体装置チップのグラン
ドの電位は殆んど変動せず安定し、半導体装置チップに
入力される信号電圧が有効に動作することになる。また
、グランドされた導ｔｉがすべての信号用ピンに対接し
て設けられているので、′ｒｉ＆磁シールド効果があり
、電磁誘導による各信号線間のクコストークが低減され
る。In the resin-sealed semiconductor device according to the present invention, the ground pin is connected to a large conductive layer having approximately the same planar area as the molded package, and the ground pad of the semiconductor device chip is connected to this large conductive layer. Since it is connected to the ground pin via a conductive layer with a certain area,
The inductance of the ground line becomes extremely small. Therefore, even if a signal current flows through the ground line, the voltage drop on the ground line is small, the ground potential of the semiconductor device chip remains stable with almost no fluctuation, and the signal voltage input to the semiconductor device chip operates effectively. I will do it. Further, since the grounded conductor ti is provided in contact with all the signal pins, there is a 'ri&magnetic shielding effect, and the cocotalk between the signal lines due to electromagnetic induction is reduced.
さらに、電源用ピンを信号用ピンと分離して別の導電層
と接続し、この電源用ピンと接続された導電層を、グラ
ンド用ピンと接続された導電層をはさんで信号用ピンを
なす導Ｔ！ｊ、Ｎと反対側に配設し、電源線のインダク
タンスを小さくして半導体装置チップに入力される電源
電圧の変動を少なくするとともに、電源線から信号線へ
のノイズの誘導を遮蔽することができる。Furthermore, the power supply pin is separated from the signal pin and connected to another conductive layer, and the conductive layer connected to the power supply pin is sandwiched between the conductive layer connected to the ground pin and the conductive layer forming the signal pin is formed. ! J and N are placed on the opposite side to reduce the inductance of the power supply line to reduce fluctuations in the power supply voltage input to the semiconductor device chip, and to shield the induction of noise from the power supply line to the signal line. can.
〔実施例〕
以下、図面を参照しつ一１本発明に係る半導体装置の３
つの実施例について説明する。[Example] Hereinafter, with reference to the drawings, 3 of the semiconductor device according to the present invention will be described.
Two embodiments will be described.
策士Ａ
第２図参照
図は、グランド用ピン１２と接続された厚さ０．ＩＩ程
度の第１導電層１がスプロケット１１から切り離される
前の状態を示す平面図である。第１導電層ｌの平面寸法
はモールドパッケージの平面寸法より多少小さめに形成
される。Strategist A The figure shown in Figure 2 shows the connection with the grounding pin 12 with a thickness of 0. FIG. 2 is a plan view showing a state before the first conductive layer 1 of about II is separated from the sprocket 11; The planar dimension of the first conductive layer l is formed to be somewhat smaller than the planar dimension of the mold package.
第３図参照
図は、第１絶縁物Ｎ２がスプロケット２１から切り離さ
れる前の状態を示す平面図である。第１絶縁物層２の幅
は、前記第１導電層１の幅と同一であり、中央に半導体
装置チップ９が通過しうる大きさの第１の孔２２と、半
導体装置チップのグランド用パッドと第１導電層１とを
ボンディングするボンディングワイヤが通りうる第１の
切り欠き部２３とを有する。3 is a plan view showing the state before the first insulator N2 is separated from the sprocket 21. The width of the first insulating layer 2 is the same as the width of the first conductive layer 1, and has a first hole 22 in the center large enough for the semiconductor device chip 9 to pass through, and a ground pad for the semiconductor device chip. and a first notch 23 through which a bonding wire for bonding the first conductive layer 1 can pass.
第４図参照
図は、グランド用ピンを除く他のピン３２からなる厚さ
０．１ｍｍ＋程度の第２導電層３がスプロケット３１か
ら切り離される前の状態を示す平面図である。4 is a plan view showing a state before the second conductive layer 3 having a thickness of about 0.1 mm+ and consisting of pins 32 other than the grounding pin is separated from the sprocket 31.
第１導電層ｌ上に第１絶縁物層２を接着し、さらに第１
絶縁物層２上に第２導電層３を接着する。A first insulating layer 2 is adhered onto the first conductive layer l, and the first
A second conductive layer 3 is bonded onto the insulating layer 2.
第１導電層１の表面は第１絶縁物層２の第１の孔２２と
第１の孔２２に設けられた第１の切り欠き部２３とに対
応する領域において露出する。この露出している第１導
電層ｌの中央部に半導体装置チップ９を搭載し、半導体
装置チップ９のグランド用パッドと第１導電層１とを、
第１絶縁物Ｎ２の第１の孔２２に設けられた第１の切り
欠き部２３を介してボンディングし、その他のバンドと
第２導電層３のピンとをそれぞれボンディングし、半導
体装置チップと、第１導電層ｌと、第１絶縁物層２と、
第２導電層３とを金型に入れて樹脂封止をした後、スプ
ロケットから切断分離するとともに、ピン相互間の連結
部材を除去して樹脂封止された半導体装置を形成する。The surface of the first conductive layer 1 is exposed in a region corresponding to the first hole 22 of the first insulating layer 2 and the first notch 23 provided in the first hole 22. A semiconductor device chip 9 is mounted on the central part of the exposed first conductive layer l, and a ground pad of the semiconductor device chip 9 and the first conductive layer 1 are connected to each other.
Bonding is performed through the first notch 23 provided in the first hole 22 of the first insulator N2, and the other bands and the pins of the second conductive layer 3 are bonded, respectively, and the semiconductor device chip and the second conductive layer 3 are bonded. 1 conductive layer l, a first insulating layer 2,
After putting the second conductive layer 3 into a mold and sealing with resin, it is cut and separated from the sprocket, and the connecting members between the pins are removed to form a resin-sealed semiconductor device.
第１ａ図参照
図は、上記工程をもって形成されたモールドパッケージ
型半導体装置の断面を示す、１はグランド用ピン１２と
接続された第１導電層であり、２は第１の切り欠き部２
３を有する第１絶縁物層であり、３は信号用ピンと電源
用ピン３２とからなる第２導電層であり、９は半導体装
置チップである。The diagram shown in FIG. 1a shows a cross section of the molded package type semiconductor device formed through the above steps. 1 is the first conductive layer connected to the grounding pin 12, and 2 is the first notch 2.
3 is a first insulating layer, 3 is a second conductive layer consisting of signal pins and power supply pins 32, and 9 is a semiconductor device chip.
半導体装置チップ９のグランド用パッドは、大きな面積
を存する第１導電層１を介してグランド用ピン１２と接
続されているので、グランド線のインダクタンスが小さ
くなり、半導体装置チップ９のグランド電位が安定する
。また、信号用ピン３２は、これと対向して設けられた
グランドされた第１導電層１によって！磁的にシールド
されるので、信号線間のクロストークが低減する。Since the grounding pad of the semiconductor device chip 9 is connected to the grounding pin 12 via the first conductive layer 1 having a large area, the inductance of the ground line is reduced, and the ground potential of the semiconductor device chip 9 is stabilized. do. Moreover, the signal pin 32 is connected to the grounded first conductive layer 1 provided opposite to the signal pin 32! Since they are magnetically shielded, crosstalk between signal lines is reduced.
ｌ貞
第５図参照
図は、電源用ピン４２と接続された厚さ０．１−置程度
の第３導電層４がスプロケット４１から切り離される前
の状態を示す平面図である。第３導電層４の平面寸法は
モールドパッケージの平面寸法より多少小さめに形成さ
れる。5 is a plan view showing a state before the third conductive layer 4 having a thickness of approximately 0.1 mm and connected to the power supply pin 42 is separated from the sprocket 41. The planar dimensions of the third conductive layer 4 are formed to be somewhat smaller than the planar dimensions of the mold package.
第６図参照
図は、第２絶縁物層５がスプロケット５１から切り離さ
れる前の状態を示す平面図である。第２絶縁物層５の幅
は、前記第３導電層４と同一であり、半導体装置チップ
の電源用パッドと第３導電層４とをボンディングするボ
ンディングワイヤが通りうる第２の孔５２が形成されて
いる。FIG. 6 is a plan view showing the state before the second insulating layer 5 is separated from the sprocket 51. The width of the second insulating layer 5 is the same as that of the third conductive layer 4, and a second hole 52 is formed through which a bonding wire for bonding the power supply pad of the semiconductor device chip and the third conductive layer 4 can pass. has been done.
第７図参照
図は、グランド用ピン６２と接続された厚さ０．１１Ｉ
１１程度の第４導電層６がスプロケット６１から切り離
される前の状態を示す平面図であり、半導体装置チップ
の電源用パッドと第３導電ｊ！１４とをボンディングす
るボンディングワイヤが通りうる第３の孔６３が形成さ
れている。この第３の孔６３の位置は、第２絶縁物層５
に設けられた第２の孔５２の位置と同一である。The diagram shown in Figure 7 shows the thickness of 0.11I connected to the ground pin 62.
11 is a plan view showing a state before about 11 fourth conductive layers 6 are separated from a sprocket 61, and the power supply pad of the semiconductor device chip and the third conductive layer j! A third hole 63 is formed through which a bonding wire for bonding 14 can pass. The position of this third hole 63 is determined by the position of the second insulating layer 5.
The position is the same as that of the second hole 52 provided in the.
第８図参照
図は、第３絶縁物層７がスプロケット７１から切り離さ
れる前の状態を示す平面図である。中央に半導体装置チ
ップが通過しうる大きさの第４の孔７２が形成され、こ
の第４の孔７２には、半導体装置チップの電源用パッド
と第３導電層４とをボンディングするボンディングワイ
ヤが通りうる第２の切り欠き部７３と、半導体装置チッ
プのグランド用パッドと第４導電層６とをボンディング
するボンディングワイヤが通りうる第３の切り欠き部７
４とが設けられている。第２の切り欠き部７３の位置は
、第２絶縁物層５に設けられた第２の孔５２の位置と、
第４導電層６に設けられた第３の孔６３の位置と同一で
ある。FIG. 8 is a plan view showing the state before the third insulating layer 7 is separated from the sprocket 71. A fourth hole 72 having a size that allows the semiconductor device chip to pass through is formed in the center, and a bonding wire for bonding the power supply pad of the semiconductor device chip and the third conductive layer 4 is inserted into the fourth hole 72. A second notch 73 through which the bonding wire for bonding the ground pad of the semiconductor device chip and the fourth conductive layer 6 can pass, and a third notch 7 through which the bonding wire can pass.
4 is provided. The position of the second notch 73 is the same as the position of the second hole 52 provided in the second insulating layer 5.
This is the same position as the third hole 63 provided in the fourth conductive layer 6.
第９図参照
図は、電源用ピン４２とグランド用ピン６２とを除く信
号用ピン８２からなる第５導電層８がスプロケット８１
から切り離される前の状態を示す平面図である。Referring to FIG. 9, the fifth conductive layer 8 consisting of the signal pins 82 excluding the power supply pin 42 and the ground pin 62 is attached to the sprocket 81.
It is a top view which shows the state before being cut away from.
以上説明せる第３導電層４と、第２絶縁物層５と、第４
導電層６と、第３絶縁物層７と、第５導電層８とを順次
下から上へ相互に接着しながら積層する。第３絶縁物層
７に形成されている第４の孔７２を介して、第４導電層
６上に半導体装置チップ９を搭載し、半導体装置チップ
の電源用パッドと第３導電層４とを、第２絶縁物層５の
第２の孔５２と第４導電層６の第３の孔６３と第３絶縁
物層７の第２の切り欠き部７３とを介してボンディング
し、次に半導体装置チップのグランド用パッドと第４導
電層６とを、第３絶縁物層７の第３の切り欠き部７４を
介してボンディングし、次に半導体装置チップの信号用
パッドと第５導電層８のピン８２とをボンディングし、
第１例と同様に樹脂封止し、樹脂封止された半導体装置
を形成する。The third conductive layer 4, the second insulating layer 5, and the fourth
The conductive layer 6, the third insulating layer 7, and the fifth conductive layer 8 are laminated in order from bottom to top while being bonded to each other. The semiconductor device chip 9 is mounted on the fourth conductive layer 6 through the fourth hole 72 formed in the third insulating layer 7, and the power supply pad of the semiconductor device chip and the third conductive layer 4 are connected. , bonding is performed through the second hole 52 of the second insulating layer 5, the third hole 63 of the fourth conductive layer 6, and the second notch 73 of the third insulating layer 7, and then the semiconductor The ground pad of the device chip and the fourth conductive layer 6 are bonded through the third notch 74 of the third insulating layer 7, and then the signal pad of the semiconductor device chip and the fifth conductive layer 8 are bonded together. Bonding with pin 82 of
Resin sealing is performed in the same manner as in the first example to form a resin-sealed semiconductor device.
第１ｂ図参照
図は、上記工程をもって形成されたモールドパッケージ
型半導体装置の断面を示す、４は電源用ピン４２が接続
された第３導電層であり、５は第２の孔５２を有する第
２絶縁物層であり、６は第３の孔６３を有し、グランド
用ピン６２と接続された第４導電層であり、７は第４の
孔７２と第２の切り欠き部７３と第３の切り欠き部７４
とを有する第３絶縁物層であり、８は信号用ピン８２か
らなる第５導電層であり、９は半導体装置チップである
。1b shows a cross section of the molded package type semiconductor device formed through the above steps. 4 is the third conductive layer to which the power supply pin 42 is connected, and 5 is the third conductive layer having the second hole 52. 2 is an insulating layer, 6 is a fourth conductive layer having a third hole 63 and connected to a grounding pin 62, and 7 is a fourth conductive layer having a third hole 72, a second notch 73, and a fourth conductive layer. 3 notch 74
8 is a fifth conductive layer consisting of signal pins 82, and 9 is a semiconductor device chip.
半導体装置チップ９のグランド用パッドは、大きな面積
を有する第４導電層６を介してグランド用ピン６２と接
続されるので、グランド線のインダクタンスが小さくな
り、半導体装置チップ９のグ −ランド電位が安定する
。また、信号用ピン８２は、これと対向して設けられた
グランドされた第４導電層６によって電磁的にシールド
されるので、信号線間のクロストークが低減する。さら
に、半導体装置チップ９の電源用パッドが、大きな面積
を有する第３導電層４を介して電源用ピン４２と接続さ
れるので、ｔｉｆｌ線のインダクタンスが小さくなり、
半導体装置チップ９に印加される電源電圧が安定する。Since the grounding pad of the semiconductor device chip 9 is connected to the grounding pin 62 via the fourth conductive layer 6 having a large area, the inductance of the ground line is reduced, and the ground potential of the semiconductor device chip 9 is lowered. Stabilize. Further, since the signal pin 82 is electromagnetically shielded by the grounded fourth conductive layer 6 provided opposite to the signal pin 82, crosstalk between the signal lines is reduced. Furthermore, since the power supply pad of the semiconductor device chip 9 is connected to the power supply pin 42 via the third conductive layer 4 having a large area, the inductance of the TIFL line is reduced.
The power supply voltage applied to the semiconductor device chip 9 is stabilized.
員主勇
第１０（ａ）図、第１０（ｂ）図参照
第ｔＯ（ａ）図は半導体装置チップを搭載する領域に開
口１０２と、グランド用ピン１０３とを有する第６導電
層１００がスロケッ） １０１から切り離される前の状
態を示す平面図であり、第１０（ｂ）図はその側面図で
ある。第１０（ｂ）図に示すように、第６導電層１００
はスプロケット１０１より低く形成され、グランド用ピ
ン１０３の先端はスプロケットと同一平面となるよう第
６導電層１００から突出して形成されている。Refer to Figures 10(a) and 10(b). Figure tO(a) shows that the sixth conductive layer 100 having an opening 102 and a ground pin 103 in the area where the semiconductor device chip is mounted is attached to the slot. ) FIG. 10(b) is a plan view showing the state before being separated from 101, and FIG. 10(b) is a side view thereof. As shown in FIG. 10(b), the sixth conductive layer 100
is formed lower than the sprocket 101, and the tip of the grounding pin 103 is formed to protrude from the sixth conductive layer 100 so as to be flush with the sprocket.
第１１（ａ）図、第１１（ｂ）図参照
第１１（ａ）図は半導体装置チップを搭載する凹部を有
するステージ１１２と、グランド用ピンを除く他のピン
１１３とからなる第７導電層１１０がスプロケット１１
１から切り離される前の平面図であり、第１１（ｂ）図
はその側面図である。See FIGS. 11(a) and 11(b). FIG. 11(a) shows a seventh conductive layer consisting of a stage 112 having a recess on which a semiconductor device chip is mounted, and other pins 113 other than the grounding pin. 110 is sprocket 11
FIG. 11(b) is a plan view before being separated from FIG. 1, and FIG. 11(b) is a side view thereof.
前記第６導電層１００と前記第７導１！層１１０とを重
ね、ステージ１１２の凹部に半導体装置チップ９を搭載
し、グランド用ピン１０３と接続された第６導電層１０
０と半導体装置チップ９のグランド用パッドとをボンデ
ィングし、それ以外の半導体装置チップ９のパッドと第
７導電層１１０のピン１１３とをそれぞれボンディング
し、金型に入れて樹脂封止した後、スプロケットから切
断分離するとともに、ピン相互間の連結部材を除去して
、樹脂封止された半導体装置を形成する。なお、第６導
電層１００と第７導電層１１０とは、樹脂封止用樹脂に
よって絶縁される。The sixth conductive layer 100 and the seventh conductive layer 1! A sixth conductive layer 10 is layered with the layer 110, the semiconductor device chip 9 is mounted in the recess of the stage 112, and the sixth conductive layer 10 is connected to the grounding pin 103.
0 and the grounding pad of the semiconductor device chip 9, and the other pads of the semiconductor device chip 9 and the pins 113 of the seventh conductive layer 110 are bonded, and then placed in a mold and sealed with resin, It is cut and separated from the sprocket, and the connecting members between the pins are removed to form a resin-sealed semiconductor device. Note that the sixth conductive layer 100 and the seventh conductive layer 110 are insulated by a resin sealing resin.
第１Ｃ図参照
図は、上記工程をもって形成された樹脂封止された半導
体装置の断面を示す、１００は第６導電層であり、１０
３は第６導電層１００と接続されたグランド用ピンであ
り、１１３はグランド用以外のピンであり、１１２は、
凹部に半導体装置９を搭載するステージである。The drawing shown in FIG. 1C shows a cross section of the resin-sealed semiconductor device formed through the above steps, where 100 is the sixth conductive layer and 10
3 is a grounding pin connected to the sixth conductive layer 100, 113 is a pin other than grounding, and 112 is a grounding pin connected to the sixth conductive layer 100;
This is a stage on which the semiconductor device 9 is mounted in the recess.
半導体装Ｗ９のグランド用パッドは、大きな面積を有す
る第６導電層１００を介してグランド用ピン１０３と接
続されるので、グランド線のインダクタンスが小さくな
り、半導体装置９のグランド電位が安定する。また、信
号用ピン１１３は、これと対向して設けられたグランド
された第６導電層１００によって電磁的にシールドされ
るので、信号線間のクロストークが低減する。Since the grounding pad of the semiconductor device W9 is connected to the grounding pin 103 via the sixth conductive layer 100 having a large area, the inductance of the ground line is reduced, and the ground potential of the semiconductor device 9 is stabilized. Further, since the signal pin 113 is electromagnetically shielded by the grounded sixth conductive layer 100 provided opposite to the signal pin 113, crosstalk between signal lines is reduced.
以上説明せるとおり、本発明に係る半導体装置において
は、モールドパッケージのグランド用ピンがモールドパ
ッケージの平面寸法とほぼ等しい寸法を有する導電層と
接続され、この導電層と半導体装置チップのグランド用
パッドとがボンディングされるので、半導体装置チップ
のグランド用パッドからボンディングワイヤをへてモー
ルドパッケージのグランド用ピンに至るグランド線のイ
ンダクタンスは低くなり、信号用ピンとグランド用ピン
との間に信号電流が流れても、半導体装置チップのグラ
ンドの電位は殆ど変動せず、安定し、半導体装置チップ
に入力される信号電圧が確実に動作する。As explained above, in the semiconductor device according to the present invention, the grounding pin of the molded package is connected to a conductive layer having dimensions approximately equal to the planar dimensions of the molded package, and this conductive layer and the grounding pad of the semiconductor device chip are connected to each other. is bonded, so the inductance of the ground line from the ground pad of the semiconductor device chip through the bonding wire to the ground pin of the molded package becomes low, so even if a signal current flows between the signal pin and the ground pin, The ground potential of the semiconductor device chip hardly changes and is stable, and the signal voltage input to the semiconductor device chip operates reliably.
また、グランドされた導電層がすべての信号用ピンと対
接しているので、信号用ピンが電磁的にシールドされ、
信号用ピン相互間のクロストークが低減される。In addition, since the grounded conductive layer is in contact with all signal pins, the signal pins are electromagnetically shielded.
Crosstalk between signal pins is reduced.
さらに、電源用ピンを信号用ピンから分離して別の導電
層と接続し、この導電層に半導体装置チップの電源用パ
ッドをボンディングすることにより、電源線のインダク
タンスを小さくして、信号電流が流れた時の電源電圧変
動を少くし、半導体装置チップの動作を確実にすると同
時に、電源用ピンと接続された導電層と信号用ピンとの
間に、グランド用ピンと接続された導電層を介在させる
ことにより、電源側から信号線へのノイズ誘導を遮蔽す
ることができる。Furthermore, by separating the power supply pin from the signal pin and connecting it to another conductive layer, and bonding the power supply pad of the semiconductor device chip to this conductive layer, the inductance of the power supply line can be reduced and the signal current can be increased. To reduce fluctuations in power supply voltage when current flows and ensure the operation of a semiconductor device chip, and at the same time to interpose a conductive layer connected to a ground pin between a conductive layer connected to a power supply pin and a signal pin. This makes it possible to block noise induction from the power supply side to the signal line.
第１ａ図は、本発明の第１実施例に係る半導体装置の断
面図である。
第１ｂ図は、本発明の第２実施例に係る半導体装置の断
面図である。
第１Ｃ図は、本発明の第３実施例に係る半導体装置の断
面図である。
第２〜４図は、本発明の第１実施例に係る半導体装置の
構成部材図である。
第５〜９図は、本発明の第２実施例に係る半導体装置の
構成部材図である。
第１０（ａ）図、第１０（ｂ）図、第１１（ａ）図、第
１１（ｂ）図は、本発明の第３実施例に係る半導体装置
の構成部材図である。
ｌ・・・第１導電層、
１２・・・グランド用ピン、
２・・・第１絶縁物層、
２２・・・第１の孔、
２３・・・第１の切り欠き部、
３・・・第２１！１ｉｔ層、
３２・・・信号用ピンと電源用ピン、
４・・・第３導電層、
４２・・・電源用ピン、
５・・・第２絶縁物層、
５２・・・第２の孔、
６・・・第４導電層、
６２・・・グランド用ピン、
６３・・・第３の孔、
７・・・第３絶縁物層、
７２・・・第４の孔、
７３・・・第２の切り欠き部、
７４・・・第３の切り欠き部、
８・・・第５導電層、
８２・・・信号用ピン
９・・・半導体装置チップ、
１００ ・・・第６導電層、
１０２ ・・・グランド用ピン、
１１０ ・・・第７導電層、
１１２ ・・・ステージ、
１１３ ・・・グランド用を除くその他のピン。FIG. 1a is a sectional view of a semiconductor device according to a first embodiment of the present invention. FIG. 1b is a sectional view of a semiconductor device according to a second embodiment of the present invention. FIG. 1C is a sectional view of a semiconductor device according to a third embodiment of the present invention. 2 to 4 are component diagrams of a semiconductor device according to a first embodiment of the present invention. 5 to 9 are component diagrams of a semiconductor device according to a second embodiment of the present invention. 10(a), 10(b), 11(a), and 11(b) are component diagrams of a semiconductor device according to a third embodiment of the present invention. l...first conductive layer, 12...ground pin, 2...first insulator layer, 22...first hole, 23...first notch, 3...・21st!1it layer, 32... Signal pin and power supply pin, 4... Third conductive layer, 42... Power supply pin, 5... Second insulator layer, 52... Third 2 hole, 6... Fourth conductive layer, 62... Ground pin, 63... Third hole, 7... Third insulator layer, 72... Fourth hole, 73 ...Second notch, 74...Third notch, 8...Fifth conductive layer, 82...Signal pin 9...Semiconductor device chip, 100...Th 6 conductive layer, 102... pin for ground, 110... seventh conductive layer, 112... stage, 113... other pins except for ground.
Claims (1)
（１）と、 該第１導電層（１）上に接着された第１絶縁物層（２）
と、 該第１絶縁物層（２）上に接着された電源用ピンと信号
用ピン（３２）とをなす第２導電層（３）とよりなる積
層体上に半導体装置チップ（９）が搭載され、 該半導体装置チップ（９）のパッドの各々は、前記グラ
ンド用ピン（１２）と接続された第１導電層（１）と、
前記第２導電層（３）の電源用および信号用ピン（３２
）とにボンディングされ、前記半導体装置チップ（９）
と、前記第１導電層（１）と、前記第１絶縁物層（２）
と、前記第２導電層（３）とが樹脂封止されてなる ことを特徴とする半導体装置。 ［２］電源用ピン（４２）と接続された第３導電層（４
）と、 該第３導電体層（４）上に接着された第２絶縁物層（５
）と、 該第２絶縁物層（５）上に接着されたグランド用ピン（
６２）と接続された第４導電層（６）と、該第４導電層
（６）上に接着された第３絶縁物層（７）と、 該第３絶縁物層（７）上に接着された信号用ピン（８２
）をなす第５導電層（８）とよりなる積層体上に半導体
装置チップ（９）が搭載され、該半導体装置チップ（９
）のパッドの各々は、電源用ピン（４２）と接続された
第３導電層（４）と、前記グランド用ピン（６２）と接
続された第４導電層（６）と、前記第５導電層（８）の
信号用ピン（８２）とにボンディングされ、 前記半導体装置チップ（９）と、前記第３導電層（４）
と、前記第２絶縁物層（５）と、前記第４導電層（６）
と、前記第３絶縁物層（７）と、前記第５導電層（８）
とが樹脂封止されてなることを特徴とする半導体装置。 ［３］グランド用ピン（１０３）と接続され、半導体装
置チップ搭載領域に開口（１０２）を有する第６導電層
（１００）と、 該第６導電層（１００）と隔離し、該第６導電層（１０
０）と対向して設けられ、半導体装置チップ搭載領域に
凹部が形成されてなるステージ（１１２）と、該ステー
ジ（１１２）の凹部に搭載された半導体装置チップ（９
）のパッドの各々は、前記グランド用ピン（１０３）と
接続されてなる第６導電層（１００）と、前記その他の
ピン（１１３）とにボンディングされ、 前記半導体装置チップ（９）と、前記第６導電層（１０
０）と、前記ステージ（１１２）と、グランド用を除く
その他のピン（１１３）とが樹脂封止されてなる ことを特徴とする半導体装置。[Claims] [1] A first conductive layer (1) connected to a ground pin (12), and a first insulating layer (2) bonded on the first conductive layer (1).
A semiconductor device chip (9) is mounted on a laminate consisting of a second conductive layer (3) that forms power supply pins and signal pins (32) bonded on the first insulating layer (2). each of the pads of the semiconductor device chip (9) includes a first conductive layer (1) connected to the ground pin (12);
The power supply and signal pins (32) of the second conductive layer (3)
) and the semiconductor device chip (9)
, the first conductive layer (1), and the first insulating layer (2).
and the second conductive layer (3) are sealed with a resin. [2] The third conductive layer (4) connected to the power supply pin (42)
), and a second insulating layer (5) adhered on the third conductive layer (4).
), and a grounding pin (
a fourth conductive layer (6) connected to the fourth conductive layer (62); a third insulating layer (7) bonded on the fourth conductive layer (6); and a third insulating layer (7) bonded on the third insulating layer (7). signal pin (82
) A semiconductor device chip (9) is mounted on a laminate including a fifth conductive layer (8), and the semiconductor device chip (9)
), each of the pads has a third conductive layer (4) connected to the power pin (42), a fourth conductive layer (6) connected to the ground pin (62), and a fifth conductive layer (6) connected to the ground pin (62). The semiconductor device chip (9) and the third conductive layer (4) are bonded to the signal pins (82) of the layer (8).
, the second insulating layer (5), and the fourth conductive layer (6).
, the third insulating layer (7), and the fifth conductive layer (8).
What is claimed is: 1. A semiconductor device characterized in that: and are sealed with a resin. [3] A sixth conductive layer (100) connected to the ground pin (103) and having an opening (102) in the semiconductor device chip mounting area; Layer (10
a stage (112) which is provided opposite to the stage (112) and has a recess formed in the semiconductor device chip mounting area; and a semiconductor device chip (9) mounted in the recess of the stage (112).
) are bonded to the sixth conductive layer (100) connected to the ground pin (103) and the other pins (113), and each of the pads of the semiconductor device chip (9) and the Sixth conductive layer (10
0), the stage (112), and other pins (113) other than those for grounding are sealed with resin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5947588A JPH01233732A (en) | 1988-03-15 | 1988-03-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5947588A JPH01233732A (en) | 1988-03-15 | 1988-03-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233732A true JPH01233732A (en) | 1989-09-19 |
Family
ID=13114367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5947588A Pending JPH01233732A (en) | 1988-03-15 | 1988-03-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233732A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0847087A3 (en) * | 1996-12-04 | 1999-11-17 | Texas Instruments Incorporated | A leadframe |
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| JPS60180154A (en) * | 1984-02-27 | 1985-09-13 | Clarion Co Ltd | Semiconductor device |
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1988
- 1988-03-15 JP JP5947588A patent/JPH01233732A/en active Pending
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