JPH01227300A - メモリセル回路 - Google Patents
メモリセル回路Info
- Publication number
- JPH01227300A JPH01227300A JP63052991A JP5299188A JPH01227300A JP H01227300 A JPH01227300 A JP H01227300A JP 63052991 A JP63052991 A JP 63052991A JP 5299188 A JP5299188 A JP 5299188A JP H01227300 A JPH01227300 A JP H01227300A
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- JP
- Japan
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- potential
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- electrode
- gate
- conducted
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 230000005611 electricity Effects 0.000 abstract 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯ
８ＩＦＥＴと略す）を用いた半導体集積回路において記
憶回路、特にスタティックランダムアクセスメモリ（以
下Ｓ ＲＡＭと略す）のメモリセルの回路に関する。
８ＩＦＥＴと略す）を用いた半導体集積回路において記
憶回路、特にスタティックランダムアクセスメモリ（以
下Ｓ ＲＡＭと略す）のメモリセルの回路に関する。
従来の３ＲＡＭのメモリセルの回路例としては第２図や
第３図の回路がある。第２図の回路は４個のＭＯ８？Ｉ
ＣＴからなり、第５図の回路は２個のＭＯ３？Ｅ’Ｉ’
と２個の抵抗素子から構成されていた。
第３図の回路がある。第２図の回路は４個のＭＯ８？Ｉ
ＣＴからなり、第５図の回路は２個のＭＯ３？Ｅ’Ｉ’
と２個の抵抗素子から構成されていた。
さてメモリセル回路を大容量のＳ ＲＡＭで用イようと
する場合には繰り返し多量に用いる為、１個のセルのパ
ターンサイズが重大な要因となり、従来のメモリセル回
路ではＭＯ３？］ｎＴまたは抵抗素子の合計数が１メモ
リ七′ル当り４個以上必要とするのでＳ ＲＡＭとして
は大きン【チップサイズとなり、コストアップや実装技
術が難しくなるという欠点があった。
する場合には繰り返し多量に用いる為、１個のセルのパ
ターンサイズが重大な要因となり、従来のメモリセル回
路ではＭＯ３？］ｎＴまたは抵抗素子の合計数が１メモ
リ七′ル当り４個以上必要とするのでＳ ＲＡＭとして
は大きン【チップサイズとなり、コストアップや実装技
術が難しくなるという欠点があった。
そこで本発明は以上の問題点を解決すべく（４成要素が
少なく、小さなメモリセルな提供することを目的とする
、ひいてはチップ面積の小さなＳＲＡＭを具現化し、コ
ストダウン及び実装工程技術の容易化を図ることを目的
とする。
少なく、小さなメモリセルな提供することを目的とする
、ひいてはチップ面積の小さなＳＲＡＭを具現化し、コ
ストダウン及び実装工程技術の容易化を図ることを目的
とする。
本発明のメモリセル回路は
α） ＭＯ８？ＫＴを用いた半導体集積回路において
、 ｂ） 正極のＩＩ！源篭極にドレイン電極・を接続した
Ｎ型ＭＯＳＦＥＴと、 Ｃ） 負極の電源電極にドレイン電極を接続したＰ型Ｍ
Ｏ８ＩＦＥＴと、 ｄ） 入出力兼用端子とからなり、 −） 前記Ｎ型ＭＯ５ＩＦＩｎＴのソース電極とゲート
１！極、及び前記Ｐ型ＭＯ３ＩＦＩ！：Ｔのソース電極
とゲート電極が前記入出力兼用端子に接続されているこ
とを特徴とする。
、 ｂ） 正極のＩＩ！源篭極にドレイン電極・を接続した
Ｎ型ＭＯＳＦＥＴと、 Ｃ） 負極の電源電極にドレイン電極を接続したＰ型Ｍ
Ｏ８ＩＦＥＴと、 ｄ） 入出力兼用端子とからなり、 −） 前記Ｎ型ＭＯ５ＩＦＩｎＴのソース電極とゲート
１！極、及び前記Ｐ型ＭＯ３ＩＦＩ！：Ｔのソース電極
とゲート電極が前記入出力兼用端子に接続されているこ
とを特徴とする。
〔作用〕
本発明の上記の構成によればＮｆｉＭＯ３？ＥＴが強く
導通した時は入出力兼用端子が高電位の状態で安定し、
またＰ型ＭＯ３ＩＰＫＴが強く導通した時は入出力兼用
端子が低電位の状態で安定するのでスタティック動作の
メモリセル回路となる。
導通した時は入出力兼用端子が高電位の状態で安定し、
またＰ型ＭＯ３ＩＰＫＴが強く導通した時は入出力兼用
端子が低電位の状態で安定するのでスタティック動作の
メモリセル回路となる。
第１図は本発明の実施例を示す回路図である。
第１因において１１はデプレシ曹ン型のＮ型ＭＯ３ＩＦ
ＫＴであり、１２はデフＬ／ シｗ ”／型（７）Ｐａ
ＭＯ８ＦＦｉＴである。Ｎ型ＭＯ３ＩＦＦｉＴ１１のド
レイン電極は正極（＋ＶＤＤ）のｖＬ源電極１４に接続
され、Ｐ型ＭＯＳ］ＦＫＴ１２のドレイン電極は負極（
−ｖｓａ） の電源１電極１５に接続されている。Ｎ型
ＭＯ３？ＫＴ１１のゲート電極とソース電極は互いに接
続され、かつ入出力兼用端子１３に接続されている。ま
たＰ型Ｍ（１Ｓ７ＥＴ１２のゲート電極とソース電極は
互いに接続され、かつ入出力兼用端子１５に接続されて
いる。
ＫＴであり、１２はデフＬ／ シｗ ”／型（７）Ｐａ
ＭＯ８ＦＦｉＴである。Ｎ型ＭＯ３ＩＦＦｉＴ１１のド
レイン電極は正極（＋ＶＤＤ）のｖＬ源電極１４に接続
され、Ｐ型ＭＯＳ］ＦＫＴ１２のドレイン電極は負極（
−ｖｓａ） の電源１電極１５に接続されている。Ｎ型
ＭＯ３？ＫＴ１１のゲート電極とソース電極は互いに接
続され、かつ入出力兼用端子１３に接続されている。ま
たＰ型Ｍ（１Ｓ７ＥＴ１２のゲート電極とソース電極は
互いに接続され、かつ入出力兼用端子１５に接続されて
いる。
さて、ＭＯ３ＩＦＫＴ１１はＮ型である為、ゲート電極
の電位が高い程、強く導通する。そしてドレイン電極は
正極の電源電極に接続されており、かつゲート電極とソ
ース電極が接続されているので強く導通する程、ゲート
電極の電位は高くなる、一方、ＭＯ８ＩＰＥＴ１２はＰ
型である為、ゲー）′ｗＬ極の電位が低い程、強く導通
する。そしてドレイン電極は負極の電源電極に接続され
て葡り、かつゲート電極とソース電極が接続されている
ので、強く導通する程、ゲート１！極の電位は低くなる
。したがって入力兼用端子１３の電位が高電位の場合に
はＮ型ＭＯ８７１！：Ｔ１１が強く導通し、入出力兼用
端子１５の電位が高電位という状態で安定し、また入出
力兼用端子１５の電位が低電位の場合にはＰ型ＭＯ３？
］ｎ’ｌ”１２が強く導通し、入出力兼用端子１３の電
位が低電位という状態で安定する。
の電位が高い程、強く導通する。そしてドレイン電極は
正極の電源電極に接続されており、かつゲート電極とソ
ース電極が接続されているので強く導通する程、ゲート
電極の電位は高くなる、一方、ＭＯ８ＩＰＥＴ１２はＰ
型である為、ゲー）′ｗＬ極の電位が低い程、強く導通
する。そしてドレイン電極は負極の電源電極に接続され
て葡り、かつゲート電極とソース電極が接続されている
ので、強く導通する程、ゲート１！極の電位は低くなる
。したがって入力兼用端子１３の電位が高電位の場合に
はＮ型ＭＯ８７１！：Ｔ１１が強く導通し、入出力兼用
端子１５の電位が高電位という状態で安定し、また入出
力兼用端子１５の電位が低電位の場合にはＰ型ＭＯ３？
］ｎ’ｌ”１２が強く導通し、入出力兼用端子１３の電
位が低電位という状態で安定する。
以上よりＭＯＳＦＥＴＩ １と１２の２個のＭＯ３７１
！：Ｔの構成によって高電位と低電位の２つの安定した
状態を持つ記憶回路が出来ることがわかる。また入出力
兼用地子１３から高電位または低電位の電位を低インピ
ーダンスで与えれば、それに応じて高電位の安定状態に
も低電位の安定状態にも変りうる。つまり書き換えも可
能なメモリセル回路となっている。
！：Ｔの構成によって高電位と低電位の２つの安定した
状態を持つ記憶回路が出来ることがわかる。また入出力
兼用地子１３から高電位または低電位の電位を低インピ
ーダンスで与えれば、それに応じて高電位の安定状態に
も低電位の安定状態にも変りうる。つまり書き換えも可
能なメモリセル回路となっている。
以上、本発明によれば２個のＭＯ３ＩＦ′ＦｉＴのみに
よってスタティック動作のメモリセル回路が構成できる
ので、大容量のＳＲＡＭに本発明のメモリセルを用いる
と同じチップ面積においてはより大容量のＳＲＡＭが出
来るという効果がある。また同じメモリ容量においては
チップ面積が小さくなり、低コストかつ実装技術が容易
なＳ ＲＡＭを提供できるという効果がある。
よってスタティック動作のメモリセル回路が構成できる
ので、大容量のＳＲＡＭに本発明のメモリセルを用いる
と同じチップ面積においてはより大容量のＳＲＡＭが出
来るという効果がある。また同じメモリ容量においては
チップ面積が小さくなり、低コストかつ実装技術が容易
なＳ ＲＡＭを提供できるという効果がある。
第１図は本発明の実施例を示す回路図、第２図、第３図
は従来のメモリセルの回路図である。 １１・・・・・・・・・Ｎ型ＭＯ３ＦＥＴ１２・・・・
・・・・・Ｐ型ＭＯ８？ＥＴ１５・・・・・・・・・入
出力兼用端子１４・・・・・・・・・正極のｔ諒寛極１
５・・・・・・・・・負極の電源電極以上 出願人 セイコーエプソン株式会社
は従来のメモリセルの回路図である。 １１・・・・・・・・・Ｎ型ＭＯ３ＦＥＴ１２・・・・
・・・・・Ｐ型ＭＯ８？ＥＴ１５・・・・・・・・・入
出力兼用端子１４・・・・・・・・・正極のｔ諒寛極１
５・・・・・・・・・負極の電源電極以上 出願人 セイコーエプソン株式会社
Claims (1)
- （１）ａ）絶縁ゲート電界効果型トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）を用いた半導体集積回路において、 ｂ）正極の電源電極にドレイン電極を接続したＮ型ＭＯ
ＳＦＥＴと、 ｃ）負極の電源電極にドレイン電極を接続したＰ型ＭＯ
ＳＦＥＴと、 ｄ）入出力兼用端子とからなり、 ｅ）前記Ｎ型ＭＯＳＦＥＴのソース電極とゲート電極、
及び前記Ｐ型ＭＯＳＦＥＴのソース電極とゲート電極が
前記入出力兼用端子に接続されていることを特徴とする
メモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052991A JPH01227300A (ja) | 1988-03-07 | 1988-03-07 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052991A JPH01227300A (ja) | 1988-03-07 | 1988-03-07 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227300A true JPH01227300A (ja) | 1989-09-11 |
Family
ID=12930390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052991A Pending JPH01227300A (ja) | 1988-03-07 | 1988-03-07 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227300A (ja) |
-
1988
- 1988-03-07 JP JP63052991A patent/JPH01227300A/ja active Pending
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