JPS6398146A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6398146A JPS6398146A JP61244506A JP24450686A JPS6398146A JP S6398146 A JPS6398146 A JP S6398146A JP 61244506 A JP61244506 A JP 61244506A JP 24450686 A JP24450686 A JP 24450686A JP S6398146 A JPS6398146 A JP S6398146A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output
- inverters
- mesfet
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000005669 field effect Effects 0.000 claims description 8
- 230000003068 static effect Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ショットキー接合型電界効果トランジスター
（以下、ＭＥＳＦＥＴと略す）を用いた半導体記憶装置
に関し、特にスタティックＲＡＭ（以下、ＳＲＡＭと略
す）に利用されるものである。
（以下、ＭＥＳＦＥＴと略す）を用いた半導体記憶装置
に関し、特にスタティックＲＡＭ（以下、ＳＲＡＭと略
す）に利用されるものである。
従来の技術
第２図は、従来技術によるＭＥＳＦＥＴ を用いたＳ
ＲＡＭのメモリーセル部の回路を示す。
ＲＡＭのメモリーセル部の回路を示す。
ＭＥＳＦＥＴ２１．２２および負荷抵抗体２３．２４に
より２組のインバーター２６．２６が構成されている。
より２組のインバーター２６．２６が構成されている。
インバーターの出力端子２７．２８はそれぞれ他方のイ
ンバーターの入力端子（ＭＥＳＦＥＴ２１．２２のゲー
ト）に接続され記憶保持部を構成している。前記負荷抵
抗体の一端は電源、１１１に接続され、またＭＥＳＦＥ
Ｔのソースは接地されて、電源が供給されている。さら
に、インバーターの出力端子には伝達ゲートとなる第３
および第４のＭＥＳＦＥＴ２９．３０が接続され、ＭＥ
Ｓ ＦＥＴ２９．３０の他端はビット線２１１，２１
２に接続されている。ＭＥＳＦＥＴ２９．３０のゲート
には、ワード線１１２が接続されている。前記伝達ゲー
トとなるＭＥＳＦＥＴは、このメモリーセルが選択状態
では導通状態となり、非選択状態では遮断状態となるよ
うにワード線の電位で制御されている。
ンバーターの入力端子（ＭＥＳＦＥＴ２１．２２のゲー
ト）に接続され記憶保持部を構成している。前記負荷抵
抗体の一端は電源、１１１に接続され、またＭＥＳＦＥ
Ｔのソースは接地されて、電源が供給されている。さら
に、インバーターの出力端子には伝達ゲートとなる第３
および第４のＭＥＳＦＥＴ２９．３０が接続され、ＭＥ
Ｓ ＦＥＴ２９．３０の他端はビット線２１１，２１
２に接続されている。ＭＥＳＦＥＴ２９．３０のゲート
には、ワード線１１２が接続されている。前記伝達ゲー
トとなるＭＥＳＦＥＴは、このメモリーセルが選択状態
では導通状態となり、非選択状態では遮断状態となるよ
うにワード線の電位で制御されている。
さて、メモリーセルの書き込みは、ビット線２１１．２
１２を書き込み電位とし、伝達ゲートとなるＭＥＳＦＥ
Ｔ２９．３０を導通状態とし、ヒ、）ト線の電位に対応
して前記２組のインバーターの状態が変化することによ
り行なわれる。次に、読み出しは、伝達ゲートとなるＭ
ＥＳＦＥＴを導通状態とし、前記２組のインバーターの
出力端子の電位差をビット線に伝達することによシ行な
われる。
１２を書き込み電位とし、伝達ゲートとなるＭＥＳＦＥ
Ｔ２９．３０を導通状態とし、ヒ、）ト線の電位に対応
して前記２組のインバーターの状態が変化することによ
り行なわれる。次に、読み出しは、伝達ゲートとなるＭ
ＥＳＦＥＴを導通状態とし、前記２組のインバーターの
出力端子の電位差をビット線に伝達することによシ行な
われる。
ところで、ＳＲＡＭのアクセスタイムの短縮には、メモ
リーセルのビット線に対する電流、駆動能力を高める必
要がある。それは、ビット線は大きな容量があるため、
その容量を急速に充放電しなければ、前記２組のインバ
ータの電位差がビット線に現われないからである。
リーセルのビット線に対する電流、駆動能力を高める必
要がある。それは、ビット線は大きな容量があるため、
その容量を急速に充放電しなければ、前記２組のインバ
ータの電位差がビット線に現われないからである。
発明が解決しようとする問題点
メモリーセルの電流１嘔動能力を高めるには、前記イン
バーターにおいて、負荷抵抗体の抵抗値を小さくし、Ｍ
ＥＳＦＥＴの電流、駆動能力を高くする必要がある。し
かしながら、該ＭＥＳＦＥＴの電流駆動能力を高くする
と、メモリーセルの電源電流が増加し、ＳＲＡＭ全体の
電源電流が増加するという欠点がある。
バーターにおいて、負荷抵抗体の抵抗値を小さくし、Ｍ
ＥＳＦＥＴの電流、駆動能力を高くする必要がある。し
かしながら、該ＭＥＳＦＥＴの電流駆動能力を高くする
と、メモリーセルの電源電流が増加し、ＳＲＡＭ全体の
電源電流が増加するという欠点がある。
本発明は、前述の従来技術によるＳＲＡＭメモリーセル
の問題点を解決するものである。つまり、従来技術では
ＳＲＡＭのアクセスタイムを短縮するには、メモリーセ
ルおよびＳＲＡＭの電源電流を増加させねばならないと
いう問題点である。
の問題点を解決するものである。つまり、従来技術では
ＳＲＡＭのアクセスタイムを短縮するには、メモリーセ
ルおよびＳＲＡＭの電源電流を増加させねばならないと
いう問題点である。
問題点を解決するための手段
本発明は、負荷抵抗体およびＭＥＳＦＥＴよりなるイン
バーター２組により構成され、該インバーターの出力が
それぞれ他方のインバーターの入力に接続されているメ
モリーセルを有し、前記負荷抵抗体の一端が高電位側ワ
ード線に接続され、前記ＭＥＳＦＥＴのソースが低電位
側ワード線に接続され、さらに高電位側ワード線にダイ
オードを介して接続される第３および第４のＭＥＳＦＥ
Ｔを有し、前記２組のインバーターの出力がそれぞれ第
３および第４のＭＥＳＦＥＴのゲートに接続され、前記
第３および第４のＭＥＳＦＥＴのソースがそれぞれ２本
のビット線に接続された半導体記憶装置である。
バーター２組により構成され、該インバーターの出力が
それぞれ他方のインバーターの入力に接続されているメ
モリーセルを有し、前記負荷抵抗体の一端が高電位側ワ
ード線に接続され、前記ＭＥＳＦＥＴのソースが低電位
側ワード線に接続され、さらに高電位側ワード線にダイ
オードを介して接続される第３および第４のＭＥＳＦＥ
Ｔを有し、前記２組のインバーターの出力がそれぞれ第
３および第４のＭＥＳＦＥＴのゲートに接続され、前記
第３および第４のＭＥＳＦＥＴのソースがそれぞれ２本
のビット線に接続された半導体記憶装置である。
作 用
前記２組のインバーターは、メモリーセルの記憶保持部
を構成している。高電位側ワード線（以下、Ｗ＋と略す
）および低電位側ワード線（以下、Ｗ−と略す）の電位
は、選択時に比べ非選択時が低くなる様に外部回路が設
定されている。メモリーセルの選択時には、Ｗ＋および
Ｗ−の電位が所定の値に上昇する。この時、前記インバ
ーターの出力電圧により、第３および第４のＭＥＳＦＥ
Ｔのうち一方が導通状態となり、ビット線を急速に充電
する訳である。
を構成している。高電位側ワード線（以下、Ｗ＋と略す
）および低電位側ワード線（以下、Ｗ−と略す）の電位
は、選択時に比べ非選択時が低くなる様に外部回路が設
定されている。メモリーセルの選択時には、Ｗ＋および
Ｗ−の電位が所定の値に上昇する。この時、前記インバ
ーターの出力電圧により、第３および第４のＭＥＳＦＥ
Ｔのうち一方が導通状態となり、ビット線を急速に充電
する訳である。
実施例
本発明の一実施例の回路を第１図に示す。
ＭＥＳＦＥＴｌ、２および負荷抵抗体３，４により２組
のインバーター５，６が構成されている。インバーター
６．６の出力端子７，８はそれぞれ他方のインバーター
の入力端子（ＭＥＳＦＥＴｌ 、２のゲート）に接続さ
れ記憶保持部を構成している。前記負荷抵抗体の一端は
Ｗ＋１ｏ１ に接続され、前記ＭＥＳＦＥＴのソースは
Ｗ−１０２に接続されている。さらに、第３および第４
のＭＥＳＦＥＴ９゜１０が設けられ、該ＭＥＳＦＥＴの
ドレインはダイオード１１．１２を介してＷ＋１０１に
接続されている。第３および第４のＭＥＳＦＥＴのゲー
トには、前記インバーターの出力端子７，８が接続され
、ＭＥＳＦＥＴのソースはビット線２０１．２０２が接
続されている。また、Ｗ＋およびＷ−の電位は、メモリ
ーセルの選択時には高ぐなシ、非選択時には低くなる様
に周辺回路が決定されている（詳細は記載せず）。
のインバーター５，６が構成されている。インバーター
６．６の出力端子７，８はそれぞれ他方のインバーター
の入力端子（ＭＥＳＦＥＴｌ 、２のゲート）に接続さ
れ記憶保持部を構成している。前記負荷抵抗体の一端は
Ｗ＋１ｏ１ に接続され、前記ＭＥＳＦＥＴのソースは
Ｗ−１０２に接続されている。さらに、第３および第４
のＭＥＳＦＥＴ９゜１０が設けられ、該ＭＥＳＦＥＴの
ドレインはダイオード１１．１２を介してＷ＋１０１に
接続されている。第３および第４のＭＥＳＦＥＴのゲー
トには、前記インバーターの出力端子７，８が接続され
、ＭＥＳＦＥＴのソースはビット線２０１．２０２が接
続されている。また、Ｗ＋およびＷ−の電位は、メモリ
ーセルの選択時には高ぐなシ、非選択時には低くなる様
に周辺回路が決定されている（詳細は記載せず）。
さて、このメモリーセルの書き込みおよび読み出しにつ
いて説明する。書き込みは、Ｗ＋およびＷ−の電位を非
選択時に比べて高くし、ビット線２０１．２０２のいず
れか一方をＷ−よシ低い電位とすることにより行なわれ
る。例えば、ビット線２０１の電位がＷ−より低い場合
には、ＭＥＳＦＥＴ９のゲートからソースへゲート電流
が流れる。該ゲート電流により、インバータ５の出カフ
は強制的にローレベルとなる。書き込み前に、インバー
タ５の出カフがハイレベル、インバーター６の出力８が
ローレベルであれば、出カフがローレベル、出力８がハ
イレベルと変化する。逆に、書き込み前に、出カフがロ
ーレベルで、出力８が７１イレベルの場合に（・寸、状
態は変化しない。
いて説明する。書き込みは、Ｗ＋およびＷ−の電位を非
選択時に比べて高くし、ビット線２０１．２０２のいず
れか一方をＷ−よシ低い電位とすることにより行なわれ
る。例えば、ビット線２０１の電位がＷ−より低い場合
には、ＭＥＳＦＥＴ９のゲートからソースへゲート電流
が流れる。該ゲート電流により、インバータ５の出カフ
は強制的にローレベルとなる。書き込み前に、インバー
タ５の出カフがハイレベル、インバーター６の出力８が
ローレベルであれば、出カフがローレベル、出力８がハ
イレベルと変化する。逆に、書き込み前に、出カフがロ
ーレベルで、出力８が７１イレベルの場合に（・寸、状
態は変化しない。
次に読み出しは、Ｗ＋およびＷ−の電位を非選択時に比
べて高くし、ビット線２０１，２０２の電位をＷ−程度
とすることにより行なわれる。例えば、インバーター６
の出カフが）１イレベルで、インバーター６の出力８が
ローレベルの場合を考える。この時、ＭＥＳＦＥＴ９の
みが導通状態となり、Ｗ＋から一方のピント線２０１の
みに電流が流れ、ビット線２０１の電位が持ち上げられ
る。
べて高くし、ビット線２０１，２０２の電位をＷ−程度
とすることにより行なわれる。例えば、インバーター６
の出カフが）１イレベルで、インバーター６の出力８が
ローレベルの場合を考える。この時、ＭＥＳＦＥＴ９の
みが導通状態となり、Ｗ＋から一方のピント線２０１の
みに電流が流れ、ビット線２０１の電位が持ち上げられ
る。
その結果、前記２組のインバーターの出力電位差に対応
した電位差が２本のビット線間に発生する。
した電位差が２本のビット線間に発生する。
このビット線間の電位差を読み出すことにより、メモリ
ーセルの読み出しを行なうことができる訳である。
ーセルの読み出しを行なうことができる訳である。
さて、本発明によるメモリーセルは、ビット線に対する
電流駆動をダイオード１１．１２とＭＥＳＦＥＴ９ 、
１ｏのみで行なっている。２組のインバーターによる記
憶保持部は、記憶保持のみ行ない、従来技術の場合のよ
うにビット線に対する電流駆動は行なう必要がない。そ
の結果、前記２組のインバーターに流れる電源電流を著
しく減少させることができる。さらに、ＭＥＳＦＥＴ９
。
電流駆動をダイオード１１．１２とＭＥＳＦＥＴ９ 、
１ｏのみで行なっている。２組のインバーターによる記
憶保持部は、記憶保持のみ行ない、従来技術の場合のよ
うにビット線に対する電流駆動は行なう必要がない。そ
の結果、前記２組のインバーターに流れる電源電流を著
しく減少させることができる。さらに、ＭＥＳＦＥＴ９
。
１０の電流５駆動能力を犬きぐすることにより、ビット
線に対する電流、駆動能力を犬きくできる。その結果ビ
ット線を急速に充電することができ、ＳＲＡＭのアクセ
スタイムを短縮できる。ところで、ＭＥＳＦＥＴ９．１
０の電流駆動能力を犬きくすると、Ｗ＋に流れる電流が
増加し、ＳＲＡＭの電源電流は増加すると考えられる。
線に対する電流、駆動能力を犬きくできる。その結果ビ
ット線を急速に充電することができ、ＳＲＡＭのアクセ
スタイムを短縮できる。ところで、ＭＥＳＦＥＴ９．１
０の電流駆動能力を犬きくすると、Ｗ＋に流れる電流が
増加し、ＳＲＡＭの電源電流は増加すると考えられる。
しかし、ここで注意しなければいけない事は、５−ＲＡ
Ｍには複数本のＷ＋があり、選択されているのは、その
うちの一本であるという事である。つまり、読み出しを
行なうメモリーセルのあるＷ＋のみ電流が増加し、他の
Ｗ＋には少ない電流しか流れていないため、ＳＲＡＭの
電源電流はほとんど増加しない訳である。
Ｍには複数本のＷ＋があり、選択されているのは、その
うちの一本であるという事である。つまり、読み出しを
行なうメモリーセルのあるＷ＋のみ電流が増加し、他の
Ｗ＋には少ない電流しか流れていないため、ＳＲＡＭの
電源電流はほとんど増加しない訳である。
発明の効果
上述の様に、本発明によれば従来技術の問題点を改善し
たＳＲＡＭのメモリーセルを提供することができる。つ
まり、ＳＲＡＭの電源電流を増加させることなぐ、ＳＲ
ＡＭのアクセスタイムを短縮できることである。この効
果は、ＳＲＡＭの記憶容量が犬きくなるに伴ない顕著と
なり、従来技術では実現できない、消費電力の少ない高
速のＳＲＡＭを提供できる。
たＳＲＡＭのメモリーセルを提供することができる。つ
まり、ＳＲＡＭの電源電流を増加させることなぐ、ＳＲ
ＡＭのアクセスタイムを短縮できることである。この効
果は、ＳＲＡＭの記憶容量が犬きくなるに伴ない顕著と
なり、従来技術では実現できない、消費電力の少ない高
速のＳＲＡＭを提供できる。
第１図は本発明の一実施例における半導体記憶装置のメ
モリーセル部の回路図、第２図は従来技術によるメモリ
ーセル部の回路図である。 １．２・・・・・・インバーターを構成するショットキ
ー接合型電界効果トランジスター、３，４・・・・・・
インバーターを構成する負荷抵抗体、５，６・・・・・
・インバーター、７．８・・・・・・インバーターの出
力、９゜１０・・・・・・ショットキー接合型電界効果
トランジスター、１１．１２・・・・・・ダイオード、
１０１・・・・・・高電位側ワード線、１０２・・・・
・・低電位側ワード線、２０１．２０２・・・・・・ビ
ット線。
モリーセル部の回路図、第２図は従来技術によるメモリ
ーセル部の回路図である。 １．２・・・・・・インバーターを構成するショットキ
ー接合型電界効果トランジスター、３，４・・・・・・
インバーターを構成する負荷抵抗体、５，６・・・・・
・インバーター、７．８・・・・・・インバーターの出
力、９゜１０・・・・・・ショットキー接合型電界効果
トランジスター、１１．１２・・・・・・ダイオード、
１０１・・・・・・高電位側ワード線、１０２・・・・
・・低電位側ワード線、２０１．２０２・・・・・・ビ
ット線。
Claims (1)
- 負荷抵抗体とショットキー接合型電界効果トランジスタ
ーよりなるインバーター２組により構成され、インバー
ターの出力がそれぞれ他方のインバーターの入力に接続
されているメモリーセルを有し、前記負荷抵抗体の一端
が高電位側ワード線に接続され、前記ショットキー接合
型電界効果トランジスターのソースが低電位側ワード線
に接続され、さらに高電位側ワード線にダイオードを介
して接続される第３および第４のショットキー接合型電
界効果トランジスターを有し、前記２組のインバーター
の出力がそれぞれ前記第３および第４のショットキー接
合型電界効果トランジスターのゲートに接続され、前記
第３および第４のショットキー接合型電界効果トランジ
スターのソースがそれぞれ２本のビット線に接続されて
なる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244506A JPS6398146A (ja) | 1986-10-15 | 1986-10-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244506A JPS6398146A (ja) | 1986-10-15 | 1986-10-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398146A true JPS6398146A (ja) | 1988-04-28 |
Family
ID=17119688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244506A Pending JPS6398146A (ja) | 1986-10-15 | 1986-10-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398146A (ja) |
-
1986
- 1986-10-15 JP JP61244506A patent/JPS6398146A/ja active Pending
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