JPH0122595B2 - - Google Patents
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- JPH0122595B2 JPH0122595B2 JP58175028A JP17502883A JPH0122595B2 JP H0122595 B2 JPH0122595 B2 JP H0122595B2 JP 58175028 A JP58175028 A JP 58175028A JP 17502883 A JP17502883 A JP 17502883A JP H0122595 B2 JPH0122595 B2 JP H0122595B2
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- Japan
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- circuit
- output
- electrodes
- electrode
- pulse
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- 238000001514 detection method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims 2
- 230000004044 response Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 16
- 244000145845 chattering Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
- G04C3/00—Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means
- G04C3/001—Electromechanical switches for setting or display
- G04C3/005—Multiple switches
-
- G—PHYSICS
- G04—HOROLOGY
- G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
- G04C13/00—Driving mechanisms for clocks by master-clocks
- G04C13/02—Circuit arrangements; Electric clock installations
- G04C13/027—Circuit arrangements; Electric clock installations master-slave systems using transmission of other driving signals, e.g. coded signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H19/00—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand
- H01H19/54—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand the operating part having at least five or an unspecified number of operative positions
- H01H19/56—Angularly-movable actuating part carrying contacts, e.g. drum switch
- H01H19/58—Angularly-movable actuating part carrying contacts, e.g. drum switch having only axial contact pressure, e.g. disc switch, wafer switch
- H01H19/585—Angularly-movable actuating part carrying contacts, e.g. drum switch having only axial contact pressure, e.g. disc switch, wafer switch provided with printed circuit contacts
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromechanical Clocks (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
本発明は報時時計に関するものである。
例えば、機械的なアナログ表示式の報時時計に
おいて、時針に連動して回転する円板に１〜12時
の各コードを表わす４ビツトのパターン電極を形
成しこのパターン電極上を４本の接片を摺動させ
て表示時刻を検出するものがある。これによると
パターン電極の他にコモン電極を必要とし、この
コモン電極上を摺動する接片を合わせると、全部
で５本の接片を必要とするものであつた。
おいて、時針に連動して回転する円板に１〜12時
の各コードを表わす４ビツトのパターン電極を形
成しこのパターン電極上を４本の接片を摺動させ
て表示時刻を検出するものがある。これによると
パターン電極の他にコモン電極を必要とし、この
コモン電極上を摺動する接片を合わせると、全部
で５本の接片を必要とするものであつた。
そのため信頼性の点で問題があり、構成が複
雑、組立性が悪いなどの欠点がある。また１つの
接点が接触不良を起こすと間違つた打数で報時を
行なつてしまい、しかも接触不良を認識できない
欠点がある。
雑、組立性が悪いなどの欠点がある。また１つの
接点が接触不良を起こすと間違つた打数で報時を
行なつてしまい、しかも接触不良を認識できない
欠点がある。
そこで本発明は、２接点だけですみ構成が簡単
で信頼性の高い報時時計を提供するものである。
で信頼性の高い報時時計を提供するものである。
以下、本発明の一実施例を図面に基づいて説明
する。
する。
第１図において、円板Ｄには同心円状に２列に
複数の電極ES1〜ES4，EC1〜EC3を形成してあ
る。Ａは時針（図示せず）に連動して回転する接
片で、移動装置である時針軸Ｂに固着してある。
接片Ａの接点a1は外側の電極上を摺動し、接点a2
は内側の電極上を摺動する。この摺動によつて、
外側の４種類の電極ES1〜ES4と内側の３種類の
電極EC1〜EC3との導通がとられ、その組合せは
１〜12時の位置においてそれぞれ異なり、この組
合せを識別することにより時針の表示位置を検出
することができるのである。この検出が正時より
充分前に行なわれるように、各電極は正時の位置
より延長して形成してある。
複数の電極ES1〜ES4，EC1〜EC3を形成してあ
る。Ａは時針（図示せず）に連動して回転する接
片で、移動装置である時針軸Ｂに固着してある。
接片Ａの接点a1は外側の電極上を摺動し、接点a2
は内側の電極上を摺動する。この摺動によつて、
外側の４種類の電極ES1〜ES4と内側の３種類の
電極EC1〜EC3との導通がとられ、その組合せは
１〜12時の位置においてそれぞれ異なり、この組
合せを識別することにより時針の表示位置を検出
することができるのである。この検出が正時より
充分前に行なわれるように、各電極は正時の位置
より延長して形成してある。
この検出を行なつて報時を行なう回路構成を示
したのが第２図で、同図においてＱは発振および
分周回路、PG1はパルス発生回路で、その出力端
子P1〜P3からは順次位相のずれた３系統のパル
スが生じ、それぞれバツフアF1〜F3を介してリ
ード端子C1〜C3に供給されている。リード端子
C1〜C3はそれぞれ第１図の電極EC1〜EC3に接続
したものである。
したのが第２図で、同図においてＱは発振および
分周回路、PG1はパルス発生回路で、その出力端
子P1〜P3からは順次位相のずれた３系統のパル
スが生じ、それぞれバツフアF1〜F3を介してリ
ード端子C1〜C3に供給されている。リード端子
C1〜C3はそれぞれ第１図の電極EC1〜EC3に接続
したものである。
また、リード端子S1〜S4は、それぞれ電極ES1
〜ES4から引き出したもので、これらからの出力
はバツフアF4〜F7を介して出力回路EN1に供給
される。出力回路EN1はエンコーダ等からなり、
パルス発生回路PG1からのパルスおよびバツフア
F4〜F7からのパルスによつて４ビツトの２進コ
ード出力を生じるものである。この具体的構成に
ついては後述する。L1，L2はラツチ回路、CMは
比較回路で、それぞれ第１および第２の記憶回路
を構成するラツチ回路L1，L2の内容が不一致の
とき出力が“１”になる。Ｍは０検出回路で、ラ
ツチ回路L1の出力が０のとき出力が“０”にな
る。Ｎは報時回路で、ラツチ回路L2の内容に応
じた回数だけ報時音を発生する。Ｋは制御回路
で、ゲート回路G2の出力を僅かに遅延するもの
である。Ｆは準備回路を構成するフリツプフロツ
プ回路、G1，G2はゲート回路で、ゲート回路G2
の入力端子ｔには分針カムに連動して毎正時に閉
成するスイツチＳ→からの接点信号が供給されて
いる。ゲートG1は制御回路を構成するものであ
る。
〜ES4から引き出したもので、これらからの出力
はバツフアF4〜F7を介して出力回路EN1に供給
される。出力回路EN1はエンコーダ等からなり、
パルス発生回路PG1からのパルスおよびバツフア
F4〜F7からのパルスによつて４ビツトの２進コ
ード出力を生じるものである。この具体的構成に
ついては後述する。L1，L2はラツチ回路、CMは
比較回路で、それぞれ第１および第２の記憶回路
を構成するラツチ回路L1，L2の内容が不一致の
とき出力が“１”になる。Ｍは０検出回路で、ラ
ツチ回路L1の出力が０のとき出力が“０”にな
る。Ｎは報時回路で、ラツチ回路L2の内容に応
じた回数だけ報時音を発生する。Ｋは制御回路
で、ゲート回路G2の出力を僅かに遅延するもの
である。Ｆは準備回路を構成するフリツプフロツ
プ回路、G1，G2はゲート回路で、ゲート回路G2
の入力端子ｔには分針カムに連動して毎正時に閉
成するスイツチＳ→からの接点信号が供給されて
いる。ゲートG1は制御回路を構成するものであ
る。
第３図は、第２図の出力回路EN1の一例を示し
たもので、G3〜G18はゲート回路で、ゲート回路
G15〜G18の出力から４ビツトのコード出力が生
じる。
たもので、G3〜G18はゲート回路で、ゲート回路
G15〜G18の出力から４ビツトのコード出力が生
じる。
つぎに動作について説明する。
第１図の接片Ａが図示の状態から時針に連動し
て回締していき、約２時15分前になると接点a1，
a2がそれぞれ電極ES2、EC1に弾接する。そのた
め第２図の端子S2，C1間が接片Ａによつて導通
される。そこでパルス発生回路PG1の端子P1から
パルスが発生すると、これがバツフアF1，F5を
介して出力回路EN1に供給され、このときのバツ
フアF4〜F7の出力はそれぞれ（1011）となる。
また端子P2，P3からパルスが発生しても、これ
らはバツフアF4〜F7には伝達されず、各出力は
“１”に保持される。上記各パルスが繰り返し発
生し、接片Ａが電極ES2，EC1に接している間上
記各出力が繰り返し発生する。この出力によつて
出力回路FN1からは以下のような出力が生じる。
端子P1からのパルスは、第３図のゲート回路G11
〜G14に供給されるとともにバツフアF5を介して
ゲート回路G4，G8，G12に供給される。そのため
ゲート回路G12の出力が“１”になり、他のゲー
ト回路の出力は“０”に保持される。したがつて
ゲート回路G15〜G18からは２時のコード出力
（0100）が生じる。また端子P2，P3からのパルス
の発生時には、バツフアF4〜F7の出力が総て
“１”に保持されているためゲート回路G3〜G14
の出力が総て“０”、したがつてゲート回路G15
〜G18の出力も総て“０”に保持される。
て回締していき、約２時15分前になると接点a1，
a2がそれぞれ電極ES2、EC1に弾接する。そのた
め第２図の端子S2，C1間が接片Ａによつて導通
される。そこでパルス発生回路PG1の端子P1から
パルスが発生すると、これがバツフアF1，F5を
介して出力回路EN1に供給され、このときのバツ
フアF4〜F7の出力はそれぞれ（1011）となる。
また端子P2，P3からパルスが発生しても、これ
らはバツフアF4〜F7には伝達されず、各出力は
“１”に保持される。上記各パルスが繰り返し発
生し、接片Ａが電極ES2，EC1に接している間上
記各出力が繰り返し発生する。この出力によつて
出力回路FN1からは以下のような出力が生じる。
端子P1からのパルスは、第３図のゲート回路G11
〜G14に供給されるとともにバツフアF5を介して
ゲート回路G4，G8，G12に供給される。そのため
ゲート回路G12の出力が“１”になり、他のゲー
ト回路の出力は“０”に保持される。したがつて
ゲート回路G15〜G18からは２時のコード出力
（0100）が生じる。また端子P2，P3からのパルス
の発生時には、バツフアF4〜F7の出力が総て
“１”に保持されているためゲート回路G3〜G14
の出力が総て“０”、したがつてゲート回路G15
〜G18の出力も総て“０”に保持される。
こうして端子P1，P2，P3からのパルスの発生
ごとに出力回路EN1からはそれぞれ（0100），
（0000），（0000）が発生し、ラツチ回路L1に供給
される。このラツチ回路L1には、パルス発生回
路PG1の端子P4から、端子P1，P2，P3からのパ
ルスの発生中において狭幅のパルスが供給されて
いる。したがつて端子P1，P2，P3からのパルス
の発生ごとにおける出力回路EN1の出力がラツチ
回路L1にラツチされる。ラツチ回路L1に２時の
コード出力（0100）がラツチされると、比較回路
CMによつてラツチ回路L2の出力（今、前回の正
時である１時のコード出力が記憶されている。）
（1000）と比較され、両者が不一致のため出力が
“１”になる。また０検出回路Ｍの出力も“１”
になりゲート回路G1が開く。ゲート回路G1には
パルス発生回路PGの端子P5から、端子P4からの
パルスと位相のずれたパルスを供給してあり、こ
れがゲート回路G1を通過する。このパルスによ
つてラツチ回路L1の２時のコード出力がラツチ
回路L2にラツチされるとともにフリツプフロツ
プ回路Ｆがセツトされて報時準備状態になる。
ごとに出力回路EN1からはそれぞれ（0100），
（0000），（0000）が発生し、ラツチ回路L1に供給
される。このラツチ回路L1には、パルス発生回
路PG1の端子P4から、端子P1，P2，P3からのパ
ルスの発生中において狭幅のパルスが供給されて
いる。したがつて端子P1，P2，P3からのパルス
の発生ごとにおける出力回路EN1の出力がラツチ
回路L1にラツチされる。ラツチ回路L1に２時の
コード出力（0100）がラツチされると、比較回路
CMによつてラツチ回路L2の出力（今、前回の正
時である１時のコード出力が記憶されている。）
（1000）と比較され、両者が不一致のため出力が
“１”になる。また０検出回路Ｍの出力も“１”
になりゲート回路G1が開く。ゲート回路G1には
パルス発生回路PGの端子P5から、端子P4からの
パルスと位相のずれたパルスを供給してあり、こ
れがゲート回路G1を通過する。このパルスによ
つてラツチ回路L1の２時のコード出力がラツチ
回路L2にラツチされるとともにフリツプフロツ
プ回路Ｆがセツトされて報時準備状態になる。
なお端子P2，P3からのパルスの発生時にラツ
チ回路L1に（0000）がラツチされた場合には０
検出回路Ｍの出力が“０”になりゲート回路G1
が閉じるため、ラツチ回路L2にはラツチされな
い。
チ回路L1に（0000）がラツチされた場合には０
検出回路Ｍの出力が“０”になりゲート回路G1
が閉じるため、ラツチ回路L2にはラツチされな
い。
また一旦、ラツチ回路L2に２時のコード出力
がラツチされた後は、ラツチ回路L1に２時のコ
ード出力がラツチされたとき両者が一致するため
比較回路CMの出力が“０”になり、ゲート回路
G1からパルスは発生しない。すなわち、ラツチ
回路L2に一旦、２時のコード出力がラツチされ
た後はつぎの３時のコード出力がラツチ回路L1
にラツチされるまで変化しない。
がラツチされた後は、ラツチ回路L1に２時のコ
ード出力がラツチされたとき両者が一致するため
比較回路CMの出力が“０”になり、ゲート回路
G1からパルスは発生しない。すなわち、ラツチ
回路L2に一旦、２時のコード出力がラツチされ
た後はつぎの３時のコード出力がラツチ回路L1
にラツチされるまで変化しない。
以上のように、正時の15分程度前にその正時の
コード出力がラツチ回路L2にラツチされるとと
もにゲート回路G2が開いて、報時の準備状態と
なる。
コード出力がラツチ回路L2にラツチされるとと
もにゲート回路G2が開いて、報時の準備状態と
なる。
そこで正時になつて分針カムによるスイツチＳ
からの接点信号が第４図Ｂのように端子ｔに供給
されると、これがゲート回路G2を介して報時回
路Ｎに供給され、正時の報時が行なわれる。ゲー
ト回路G2からのパルスによつて僅かに遅れて制
御回路Ｋから第４図Ｃのパルスを生じ、フリツプ
フロツプ回路Ｆを第４図Ａのようにリセツトす
る。したがつて端子ｔからの接点信号にチヤタリ
ングが生じても、ゲート回路G2を通過しえず、
報時回路Ｎが誤動作することはない。分針カムに
よつて閉じられるスイツチＳは約10分後から徐々
に開かれていき、特にこのときに第４図Ｂのよう
に激しいチヤタリングが生じるものであるが、こ
れによる誤動作を完全に排除できるのである。
からの接点信号が第４図Ｂのように端子ｔに供給
されると、これがゲート回路G2を介して報時回
路Ｎに供給され、正時の報時が行なわれる。ゲー
ト回路G2からのパルスによつて僅かに遅れて制
御回路Ｋから第４図Ｃのパルスを生じ、フリツプ
フロツプ回路Ｆを第４図Ａのようにリセツトす
る。したがつて端子ｔからの接点信号にチヤタリ
ングが生じても、ゲート回路G2を通過しえず、
報時回路Ｎが誤動作することはない。分針カムに
よつて閉じられるスイツチＳは約10分後から徐々
に開かれていき、特にこのときに第４図Ｂのよう
に激しいチヤタリングが生じるものであるが、こ
れによる誤動作を完全に排除できるのである。
なお第１図の接片Ａと電極間にもチヤタリング
が生じるが、これによる悪影響も何ら生じないの
である。例えば接点a1，a2が電極ES2，EC1に
徐々に接していくときのチヤタリングでは、第２
図の端子S2，C1間が導通したり非導通になつた
りする。導通状態においてパルス発生回路PG1の
端子P4からパルスが発生すれば、２時のコード
出力がラツチ回路L1にラツチされて問題は生じ
ない。また非導通状態では（0000）がラツチ回路
L1にラツチされるため、この場合にも誤動作は
生じない。
が生じるが、これによる悪影響も何ら生じないの
である。例えば接点a1，a2が電極ES2，EC1に
徐々に接していくときのチヤタリングでは、第２
図の端子S2，C1間が導通したり非導通になつた
りする。導通状態においてパルス発生回路PG1の
端子P4からパルスが発生すれば、２時のコード
出力がラツチ回路L1にラツチされて問題は生じ
ない。また非導通状態では（0000）がラツチ回路
L1にラツチされるため、この場合にも誤動作は
生じない。
以上のようにして、接片Ａの回転に従つて外側
の電極ES1〜ES4と内側の電極EC1〜EC3との導通
がとられ、第２図示のマトリクスの接点が順次閉
成していく。これによつて出力回路EN1からは各
時のコード出力が順次発生し、これに基づいて報
時回路Ｎによつて表示時刻に対応した回数だけ報
時が行なわれる。
の電極ES1〜ES4と内側の電極EC1〜EC3との導通
がとられ、第２図示のマトリクスの接点が順次閉
成していく。これによつて出力回路EN1からは各
時のコード出力が順次発生し、これに基づいて報
時回路Ｎによつて表示時刻に対応した回数だけ報
時が行なわれる。
第５図は、外側に６種類の電極ES5〜ES10を形
成し、内側に２種類の電極EC4，EC5を形成した
もので、上記と同様に１〜12時の位置においてそ
れぞれ異なつた組合せの電極間が導通され、各時
が検出されるものである。
成し、内側に２種類の電極EC4，EC5を形成した
もので、上記と同様に１〜12時の位置においてそ
れぞれ異なつた組合せの電極間が導通され、各時
が検出されるものである。
この場合には第６図のように、パルス発生回路
PG2から２系統の位相のずれたパルスを発生し、
バツフアF8，F9を介してリード端子C4，C5に供
給する。リード端子C4，C5はそれぞれ電極EC4，
EC5に接続したものである。また電極ES5〜ES10
にはそれぞれリード端子S5〜S10を接続してあり、
この各端子S5〜S10はそれぞれバツフアF10〜F15
の入力側に接続してある。バツフアF10〜F15の出
力は出力回路EN2に供給してあり、出力回路EN2
は、第３図と同様にゲート回路によつて構成して
あり、バツフアF8からのパルスの発生時にはバ
ツフアF10〜F15からの６ビツトの出力を１〜６の
４ビツトのコード出力に変換し、バツフアF9か
らのパルスの発生時には、バツフアF10〜F15から
の６ビツトの出力を７〜12の４ビツトのコード出
力に変換するものである。他の構成は上記と同様
である。
PG2から２系統の位相のずれたパルスを発生し、
バツフアF8，F9を介してリード端子C4，C5に供
給する。リード端子C4，C5はそれぞれ電極EC4，
EC5に接続したものである。また電極ES5〜ES10
にはそれぞれリード端子S5〜S10を接続してあり、
この各端子S5〜S10はそれぞれバツフアF10〜F15
の入力側に接続してある。バツフアF10〜F15の出
力は出力回路EN2に供給してあり、出力回路EN2
は、第３図と同様にゲート回路によつて構成して
あり、バツフアF8からのパルスの発生時にはバ
ツフアF10〜F15からの６ビツトの出力を１〜６の
４ビツトのコード出力に変換し、バツフアF9か
らのパルスの発生時には、バツフアF10〜F15から
の６ビツトの出力を７〜12の４ビツトのコード出
力に変換するものである。他の構成は上記と同様
である。
動作は上記の例と同様で、各電極からなるマト
リクスの交点が接片Ａによつて順次閉成され、バ
ツフアF10〜F15からのパルスおよびパルス発生回
路PG2からのパルスによつて出力回路EN2からは
各時を表わすコード出力が発生し、これに基づい
て報時が行なわれる。
リクスの交点が接片Ａによつて順次閉成され、バ
ツフアF10〜F15からのパルスおよびパルス発生回
路PG2からのパルスによつて出力回路EN2からは
各時を表わすコード出力が発生し、これに基づい
て報時が行なわれる。
なお上記の実施例では、電極を固定しておき接
片を回転させたが、逆に接片を固定しておいて電
極側を回転させるようにしてもよい。
片を回転させたが、逆に接片を固定しておいて電
極側を回転させるようにしてもよい。
以上のように本発明によれば、２列の複数の電
極上を時針の回転に連動して接片を相対的に摺動
させ、一方の列の各電極に供給した位相のずれた
パルスが、他方の列のどの電極から生じるかによ
つて時針の位置を検出するもので、接片と電極の
非導通状態を検出し、この検出中は第２の記憶回
路の記憶内容の書換えおよび報時準備出力の発生
を禁止するようにしたので、接片の相対的摺動に
よつて接片が電極と電極の間に位置したときの不
要な出力の発生を防止でき、誤つた報時が行われ
ることを防止することができる。しかも、２接点
ですみ構成的に簡単になるとともに、信頼性が向
上し、正確な報時を行なうことができる。
極上を時針の回転に連動して接片を相対的に摺動
させ、一方の列の各電極に供給した位相のずれた
パルスが、他方の列のどの電極から生じるかによ
つて時針の位置を検出するもので、接片と電極の
非導通状態を検出し、この検出中は第２の記憶回
路の記憶内容の書換えおよび報時準備出力の発生
を禁止するようにしたので、接片の相対的摺動に
よつて接片が電極と電極の間に位置したときの不
要な出力の発生を防止でき、誤つた報時が行われ
ることを防止することができる。しかも、２接点
ですみ構成的に簡単になるとともに、信頼性が向
上し、正確な報時を行なうことができる。
第１図は本発明の一実施例を示した正面図、第
２図は回路構成の一例を示した論理回路図、第３
図は第２図の一部を詳細に示した論理回路図、第
４図は動作説明のためのタイムチヤート、第５図
は他の実施例を示した正面図、第６図は第５図の
例における回路構成の一例を示した論理回路図で
ある。 ES1〜ES4，EC1〜EC3……電極、Ａ……接片、
Ｂ……移動装置、PG1……パルス発生回路、EN1
……出力回路、L1，L2……ラツチ回路、CM……
比較回路、Ｎ……報時回路、ES5〜ES10，EC4，
E5……電極、PG2……パルス発生回路、EN2……
出力回路。
２図は回路構成の一例を示した論理回路図、第３
図は第２図の一部を詳細に示した論理回路図、第
４図は動作説明のためのタイムチヤート、第５図
は他の実施例を示した正面図、第６図は第５図の
例における回路構成の一例を示した論理回路図で
ある。 ES1〜ES4，EC1〜EC3……電極、Ａ……接片、
Ｂ……移動装置、PG1……パルス発生回路、EN1
……出力回路、L1，L2……ラツチ回路、CM……
比較回路、Ｎ……報時回路、ES5〜ES10，EC4，
E5……電極、PG2……パルス発生回路、EN2……
出力回路。
Claims (1)
- １ 基板上の一円周上に形成したＮ種類の第１の
電極と、この第１の電極と同心円状に形成したＭ
（Ｎ×Ｍ＝12）種類の第２の電極と、各列の電極
に弾接してその電極間を導通させる接片と、この
接片および上記基板のいずれか一方を時針の回転
に連動して回転させ上記接片を上記各列の電極上
を相対的に摺動させる移動装置と、第１の電極に
順次位相のずれたＮ相のパルス列を供給するパル
ス発生回路と、上記接片を介して第２の電極から
生じる上記パルス発生回路からのパルス列および
上記パルス発生回路からの上記パルス列を受けて
４ビツトの２進コード出力を発生する出力回路
と、上記接片が第１の電極および第２の電極の少
なくともいずれか一方に弾接していないときの上
記出力回路からの出力を検出する検出回路と、上
記出力回路からの出力を記憶する第１の記憶回路
と、第２の記憶回路と、第１の記憶回路の記憶内
容と第２の記憶回路の記憶内容とを比較し両者が
不一致のときに出力を発生する比較回路と、上記
検出回路からの出力の非発生時における上記比較
回路の出力によつて第１の記憶回路の記憶内容を
第２の記憶回路に記憶させる制御回路と、この制
御回路からの出力によつて報時準備出力を発生す
る準備回路と、正時の検出手段と、上記報時準備
出力と上記検出手段の出力とによつて動作し第２
の記憶回路の記憶内容に基いて報時を行う報時装
置とからなる報時時計。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175028A JPS6066180A (ja) | 1983-09-21 | 1983-09-21 | 報時時計 |
| GB08422669A GB2148558B (en) | 1983-09-21 | 1984-09-07 | Time signal clock |
| US06/652,822 US4522506A (en) | 1983-09-21 | 1984-09-20 | Time signal clock |
| SG690/89A SG69089G (en) | 1983-09-21 | 1989-10-12 | Time signal clock |
| HK337/90A HK33790A (en) | 1983-09-21 | 1990-05-03 | Moon phase display timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175028A JPS6066180A (ja) | 1983-09-21 | 1983-09-21 | 報時時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066180A JPS6066180A (ja) | 1985-04-16 |
| JPH0122595B2 true JPH0122595B2 (ja) | 1989-04-27 |
Family
ID=15988951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175028A Granted JPS6066180A (ja) | 1983-09-21 | 1983-09-21 | 報時時計 |
Country Status (5)
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| JP (1) | JPS6066180A (ja) |
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| HK (1) | HK33790A (ja) |
| SG (1) | SG69089G (ja) |
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1989
- 1989-10-12 SG SG690/89A patent/SG69089G/en unknown
-
1990
- 1990-05-03 HK HK337/90A patent/HK33790A/xx not_active IP Right Cessation
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| JP2010537149A (ja) * | 2007-08-13 | 2010-12-02 | ビーイー・エアロスペース・インコーポレーテッド | 冷蔵システムにおいて均一温度を維持する方法および装置 |
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|---|---|
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| GB2148558A (en) | 1985-05-30 |
| GB2148558B (en) | 1986-10-22 |
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| GB8422669D0 (en) | 1984-10-10 |
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